fpga-systems-magazine

Статьи из категории: Xilinx Vivado

Всё по работе с Vivado

Материалов: 14

Показано: 1-7

Категория:Xilinx Vivado

Страницы : 1 2 »

ZYNQ SW: EBAZ4205: часть 4 (Vivado 2023)

Продолжение руководства по запуску платы  EBAZ4205 на Vivado 2023.2

Начало в 3-й части

1047

6

ZYNQ HW: EBAZ4205: часть 3 (Vivado 2023)

Повторение туториала из Части №1, но и использованием версии Vivado 2023.2.
Повторение создание проекта Hello World с выводом текстовой строки в последовательный интерфейс UART, но на плате EBAZ4205. Для этого нужно будет учесть аппаратные особенности этой платы. Так же, отличием этого туториала является использование Vitis вместо более раннего варианта SDK.

1239

5

Стратегии оптимизации HDL-кода и синтезатора нетлиста для FPGA

В статье будет рассмотрена работа синтезатора нетлиста, его возможности по оптимизации кода и трудности, с которыми он может столкнуться. Показаны две техники написания кода логических схем на Verilog в зависимости от преследуемых целей оптимизации проекта на этапе синтеза. А также разбор некоторых настроек синтезатора Xilinx Vivado, которые призваны пытаться оптимизировать логическую схему за разработчика. В конце мы возьмём модуль, который попробуем привести к рабочему состоянию исключительно за счёт возможностей синтезатора.

5039

1

Основы статического временного анализа. Часть 1: Period Constraint.

Статья является первой из планируемой серии статей по временным ограничениям в FPGA. Основная цель – познакомить начинающих разработчиков с основами статического временного анализа. В этой статье будет рассмотрен анализ самого простого случая – передача данных между двумя последовательными элементами внутри FPGA с общим тактовым сигналом. Показан вывод уравнений временного анализа и продемонстрировано их применение анализатором Vivado.

12403

8

ZYNQ SW: EBAZ4205: часть 2 (Vivado 2020)

Продолжение руководства по запуску платы  EBAZ4205. 

Начало в первой части

9206

1

ZYNQ HW: EBAZ4205: Часть 1 (Vivado 2020)

Цель данного туториала - повторить создание проекта Hello World с выводом текстовой строки в последовательный интерфейс UART, но на плате EBAZ4205. Для этого нужно будет учесть аппаратные особенности этой платы. Так же, отличием этого туториала является использование Vitis вместо более раннего варианта SDK.

15959

0

Vivado Quality of Result (Перевод статьи MicroZed Chronicles)

В данной статье будут рассмотрены инструменты Quality of Result Assesment [QoRA] и Quality of Result Suggestions [QoRS] поскольку оба этих инструмента предоставляют информацию для достижения необходимых временных ограничений [timing closure - временное соответствие, временные ограничение]

 

5555

7

Чуть больше преимуществ для наших патронов на boosty

Последние статьи нашего сообщества

Познавательное

К формальной проверке

Подробнее

Xilinx FPGA

ZYNQ SW: EBAZ4205: часть 4 (Vivado 2023)

Подробнее

Xilinx FPGA

ZYNQ HW: EBAZ4205: часть 3 (Vivado 2023)

Подробнее

Познавательное

Найдено 9-ое число Дедекинда и, как вы наверное догадываетесь, не без помощи FPGA

Подробнее

Верификация

Формальная верификация с SymbiYosys

Подробнее

Прочее

Сага о светодиодах. Часть 4.

Подробнее

Обзор

Запуск симуляции IP-ядер фирмы GoWiN

Подробнее

Познавательное

QuickSilicon: платформа с задачами на разработку RTL

Подробнее

Верификация

Отслеживаем успехи верификации в Obsidian

Подробнее
Все статьи

Календарь актуальных событий и мероприятий

Вебинар (состоится )

Ускорение разработки на SoC и FPGA с помощью Vitis™ Model Composer и Vivado™ Design Suite

Подробнее

Мероприятия (состоится )

ПРЕДКОНФЕРЕНЦИИ РОССИЙСКОГО ФОРУМА МИКРОЭЛЕКТРОНИКА 2023

Подробнее

Вебинар (состоится )

GOWIN Semiconductor приглашает на вебинар по i3c .

Подробнее

Мероприятия (состоится )

Российский форум «Микроэлектроника» - межотраслевая площадка для общения специалистов в области разработки, поставки и применения ЭКБ и РЭС

Подробнее

Вебинар (состоится )

Двухдневный семинар "Использование приложений видения с KRIA" (день 2)

Подробнее

Вебинар (состоится )

Двухдневный семинар "Использование приложений видения с KRIA" (день 1)

Подробнее

Вебинар (состоится )

Начало работы с UVM

Подробнее

Вебинар (состоится )

Высокоуровневый синтез для исследования архитектуры аппаратного/программного обеспечения для инференса

Подробнее

Вебинар (состоится )

Путь в opensorce инструменты для FPGA

Подробнее

Вебинар (состоится )

Вебинар Understanding Versal

Подробнее
Все предстоящие события

Объявления

Ищу сотрудников

Инженер разработчик топологии СнК

Подробнее

Ищу сотрудников

Инженер верификатор

Подробнее

Ищу сотрудников

ПЛИС (FPGA) Верификатор

Подробнее

Ищу сотрудников

Инженер-верификатор (RTL)

Подробнее

Ищу сотрудников

Требуется Инженер-разработчик (FPGA) для разработки нового продукта

Подробнее

Ищу сотрудников

Вакансия Инженер-программист ПЛИС в частную космическую компанию Спутникс

Подробнее

Ищу сотрудников

Senior MCU designer/architect

Подробнее
Все объявления

FPGA-Systems – это живое, постоянно обновляемое и растущее сообщество.
Хочешь быть в курсе всех новостей и актуальных событий в области?
Подпишись на рассылку

ePN