FPGA-Systems
Иноформационно-образовательный портал для FPGA разработчиков
Поиск по сайту
Вход
Регистрация
главная
Главное меню
тест - Форум FPGA комьюнити
Новые сообщения
Участники
Правила форума
Поиск
RSS
Страница
1
из
1
1
Форум FPGA комьюнити
»
Test category
»
Test forum
»
Test subforum
»
тест
(код колор)
тест
KeisN13
Рядовой
Группа: Администраторы
Сообщений:
11
Репутация:
0
Статус:
Offline
Сообщение #
1
10:00
28.12.2021
Код
#SV
ffdssf
dsfsdfsd
sdfdsf
endmodule
Код
#TCL
set a 4
set b 5
спойлер и код
Код
#VERILOG
module
begin
end
endmodule
Код
#VHDL
process(clk) begin
if rising_edge(clk) then
end if;
end process;
KeisN13
Рядовой
Группа: Администраторы
Сообщений:
11
Репутация:
0
Статус:
Offline
Сообщение #
2
11:41
28.12.2021
Код
#VERILOG
posedge clk
Проверка подсветки синтаксиса в комменатарии
Форум FPGA комьюнити
»
Test category
»
Test forum
»
Test subforum
»
тест
(код колор)
Страница
1
из
1
1
Главная страница форума
Test category
Test forum
Test subforum
FPGA / SoC - вопросы по архитектуре
Xilinx / AMD
Intel / Altera
Gowin
Efinix
HDL - вопросы по коду
Code review
SystemVerilog
VHDL
Verilog
HLS - высокоуровневый синтез
Vitis / Vivado HLS
Microchip HLS (LegUp)
OneApi / DPC++
САПР - вопросы по средам проектирования
Xilinx / AMD
ISE / PlanAhead
Intel / Altera
Литература
Собеседования
Вопросы
Тестовые задания
Поиск:
ePN