|   |
| Форум FPGA комьюнити » HDL - вопросы по коду » Verilog |
| Verilog | ||||||
| Тема | Ответы | Просмотры | Автор темы | Обновления↓ | ||
 |
 |
Синхронный дизайн. Предел разумного.
Возможны ли отступления от правил синхронного дизайна.
|
0 | 219 | m68krc |
29.11.2022, 03:30
Сообщение от: m68krc |
|
|
Оптимизация скорости работы БПФ
Борьба с задержками на регистрах
|
0 | 623 | HolyPriest71 |
21.07.2022, 16:57
Сообщение от: HolyPriest71 |
| В этом форуме тем: 2. На странице показано тем: 2. | ||||||
| |
 Обычная тема (Есть новые сообщения) Обычная тема Обычная тема (Нет новых сообщений) Тема - опрос Горячая тема (Есть новые сообщения) Важная тема Горячая тема (Нет новых сообщений) Горячая тема Закрытая тема (Нет новых сообщений) Закрытая тема | Вы не можете создавать темы Вы не можете создавать опросы Вы не можете прикреплять файлы Вы не можете отвечать на сообщения |