fpga-systems-magazine

Написание структурированных тестбенчей на VHDL

KeisN13
27.10.2020 07:10
1552
0
0.0

Разработчики часто говорят о повторном использовании своих нароботок в новых проектах Учитывая, что написание testbench может быть таким же, если не большим, усилием, чем создание непосредственно самого проекта, повторное использование testbench так же важно. Структурированный тестбенч позволяет разработать мощное тестовое окружение, которое гораздо легче использовать повторно при тестировании на уровне блоков и чипов, в различных проектах и продуктах.

Этот вебинар познакомит Вас с некоторыми современными концепциями верификации и покажет, как можно создать структурированный тестовое окружение в VHDL, представив методологию VHDL testbench.

Темы:

  • Обзор структурированных тестбенчей
  • Генерация воздействий и BFM
  • Инструменты проверки (checkers) и итоговые результаты (scoreboards)
  • Генерация случайных воздействий и функциональное покрытие
  • Другие особенности тестбенчей

Примеры кодирования показаны запущенными на Synopsys VCS, и вы можете попробовать их самостоятельно после вебинара на EDA Playground

Вебинар состоится: 28 октября 2020 

Время: 10-11am (GMT) 11-12pm (CET) 3.30-4.30pm (IST)

Ссылка на регистрацию

Страница оригинала

1552
0
0.0

Всего комментариев : 0
avatar

FPGA-Systems – это живое, постоянно обновляемое и растущее сообщество.
Хочешь быть в курсе всех новостей и актуальных событий в области?
Подпишись на рассылку

ePN