Написание структурированных тестбенчей на VHDL - 27 Октября 2020 - FPGA-Systems

Написание структурированных тестбенчей на VHDL

VHDL, тестбенч, вебинар

Автор: KeisN13

Дата: 27.10.2020 07:10

Категория:Вебинар

221

0

Разработчики часто говорят о повторном использовании своих нароботок в новых проектах Учитывая, что написание testbench может быть таким же, если не большим, усилием, чем создание непосредственно самого проекта, повторное использование testbench так же важно. Структурированный тестбенч позволяет разработать мощное тестовое окружение, которое гораздо легче использовать повторно при тестировании на уровне блоков и чипов, в различных проектах и продуктах.

Этот вебинар познакомит Вас с некоторыми современными концепциями верификации и покажет, как можно создать структурированный тестовое окружение в VHDL, представив методологию VHDL testbench.

Темы:

  • Обзор структурированных тестбенчей
  • Генерация воздействий и BFM
  • Инструменты проверки (checkers) и итоговые результаты (scoreboards)
  • Генерация случайных воздействий и функциональное покрытие
  • Другие особенности тестбенчей

Примеры кодирования показаны запущенными на Synopsys VCS, и вы можете попробовать их самостоятельно после вебинара на EDA Playground

Вебинар состоится: 28 октября 2020 

Время: 10-11am (GMT) 11-12pm (CET) 3.30-4.30pm (IST)

Ссылка на регистрацию

Страница оригинала

Всего комментариев : 0
avatar

Последние статьи нашего сообщества

Познавательное

Обзор научных работ, связанных с FPGA

Подробнее

Аналитика и обзоры

Пролог: Исследование Функциональной Верификации Исследовательской Группы Уилсона 2020 Года

Подробнее

High Level Synthesis

Основы AXI часть 7 - Подключение к PS с помощью AXI4-Lite и Vitis HLS

Подробнее

Xilinx Vivado

Vivado Quality of Result (Перевод статьи MicroZed Chronicles)

Подробнее

High Level Synthesis

Основы AXI часть 6 – Введение в AXI4-Lite в Vitis HLS (часть 1)

Подробнее

High Level Synthesis

Сможет ли HLS код побить HDL по производительности?

Подробнее

Vunit

Проведение тестирования проекта с помощью VUnit

Подробнее

Познавательное

Разработка на FPGA – Хорошая, плохая и отторгающая

Подробнее

Microblaze

Создание многопроцессорной системы в Vitis: Zynq + MicroBlaze

Подробнее

Обзор

Китай, GOWIN, АО "Восток", ПЛИС - лучше меньше, да лучше!

Подробнее
Все статьи

Календарь актуальных событий и мероприятий

Вебинар (состоится 27.11.20)

Новые возможности VHDL2019

Подробнее

Мероприятия (состоится 20.11.20)

FPGA конференция и хакатон от Intel и Nokia

Подробнее

Мероприятия (состоится 12-13.11.2020)

Саммит разработчиков oneAPI 2020

Подробнее

Вебинар (состоится 01.12.20)

Вебинар: Accelerating Data Channels to 112 Gbps PAM4: A Case Study in Real-World FPGA Implementation

Подробнее

Вебинар (состоится 10.11.2020)

Реализация глубоких нейронных сетей на ПЛИС

Подробнее

Вебинар (состоится 16.11.2020)

Преодоление энергетических, габаритных и других конструктивных ограничений с помощью возможностей Плис

Подробнее

Вебинар (состоится 28.10.2020)

Написание структурированных тестбенчей на VHDL

Подробнее

Вебинар (состоится 17-19.11.2020)

Виртуальная конференция 'Функциональная безопасность'

Подробнее

Вебинар (состоится )

Вебинар: презентация HLS решений для ASIC/FPGA от компании Silexica

Подробнее

Вебинар (состоится 20.10.2020)

Вебинар: продукция компании GoWin

Подробнее
Все предстоящие события

FPGA-Systems – это живое, постоянно обновляемое и растущее сообщество.
Хочешь быть в курсе всех новостей и актуальных событий в области?
Подпишись на рассылку