Архив новостей из мира FPGA

1 2 3 4 5 »

Профилирование примера выполнения нейросети из репозитория Vitis-AI на ZCU104

В состав Vitis-AI (#vitisai) входит программа для профилирования "vaitrace". В видео https://youtu.be/vGu4aaXh6KA показаны необходимые действия для запуска примера с профилированием. Используется Vitis 2020.2 и #ZCU104.

... Читать дальше »

84

0

Руководство по преобразованию кернела HLS 300 MHz на RTL 500 MHz для Vivado 2020.2

На конференции FPGA-Systems 2020 был представлен доклад "Особенности реализации RTL и Vivado HLS kernel для ускорителей ALVEO"  в котором был представлен учебный пример собранный с использованием Vitis 2 ... Читать дальше »

157

0

UVM тест таблицы sin/cos

Статья от участников нашего сообщества. В данном руководстве описывается пример построения тестового окружения с использованием UVM для проверки компонента, описанного при помощи HDL. ... Читать дальше »

1236

0

CV, Git, Zynq

Компьютерное зрение на платфомре ZYNQ

Brian ChengHe Wu предоставил исходный код и видео-инструкцию к своему проекту по работе с Компьютерным Зрением на платформе ZYNQ. По завершению курса вы сможете разработать устройство похожее на Kinect от Microsoft или Intel RealSense. ... Читать дальше »

303

0

Установка и работа с GHDL для верификации

В блоге Адама тейлора появилось небольшое руководство по началу работы с симулятором с открытым исходным кодом GHDL. Этот симулятор предназначен для верификации проектов, написанных на VHDL. ... Читать дальше »

240

0

Установка Cocotb на Windows 10 для повышения производительности проверки проектов ПЛИС

На сайте компании DornerWorks появилось руководство по установке и настройке тестового окружения Cocotb. Cocotb (Coroutine Cosimulation Testbench)  представляет собой среду/испытательный стенд для проверки RTL кода, используя Python. Она обеспечивает ряд других преимуществ по сравнению с текущими, бол ... Читать дальше »

286

0

Освоение DPC++ для программирования гетерогенных систем с использованием C++ и SYCL

Эта бесплатная книга с позволит Вам  продвинуть вычисления на новый уровень, используя язык C++ для проектирования на FPGA. Она полна множеством практических советов, подробных объяснений и примеров кода, иллюстрирующих ключевые темы. ... Читать дальше »

380

0

Делаем UART на HLS

Мы привыкли к тому, что  HLS (High Level Synthesis - Высокоуровневый синтез) часто упоминается в контексте высокопроизводительных решений. Автор вот этого руководства пошел от обратного, он использовал HLS по его прямому назначению ... Читать дальше »

439

1

Туториал: Демонстрация и моделирование RoE

В блоге компании Xilinx  появилось новое руководство по моделированию радио-через-ethernet - Roe

Enhanced CPRI (eCPRI) становится важной технологией для создания беспроводных приложений следующего поколения 5G. IP ядро Xilinx Radio over Ethernet Framer (RoE Framer) является частью полного системного р ... Читать дальше »

271

0

Руководство: Делаем алгоритм шифрования AES на Verilog

Интересное руководство попалось на портале medium.com

Читателю предлагается пошаговое руководство реализации алгоритма AES - 128 для FPGA/ASIC с использованием языка Verilog.

... Читать дальше »

566

0

Последние статьи нашего сообщества

Xilinx FPGA

ZYNQ HW: EBAZ4205: часть 2

Подробнее

Xilinx FPGA

ZYNQ HW: EBAZ4205: Часть 1

Подробнее

SystemVerilog

UVM тест таблицы sin/cos

Подробнее

Познавательное

FPGA или микроконтроллер: что же выбрать?

Подробнее

Познавательное

Обзор научных работ, связанных с FPGA

Подробнее

Аналитика и обзоры

Пролог: Исследование Функциональной Верификации Исследовательской Группы Уилсона 2020 Года

Подробнее

High Level Synthesis

Основы AXI часть 7 - Подключение к PS с помощью AXI4-Lite и Vitis HLS

Подробнее

Xilinx Vivado

Vivado Quality of Result (Перевод статьи MicroZed Chronicles)

Подробнее

High Level Synthesis

Основы AXI часть 6 – Введение в AXI4-Lite в Vitis HLS (часть 1)

Подробнее

High Level Synthesis

Сможет ли HLS код побить HDL по производительности?

Подробнее
Все статьи

Календарь актуальных событий и мероприятий

Вебинар (состоится 25-02-2021)

Быстрый старт с симулятором ПЛИС Riviera-PRO. Часть 1 - Ввод проекта и моделирование

Подробнее

Вебинар (состоится 24-02-2021)

Вебинар PLC2: Машинное зрение в реальном времени с низким потреблением и системы с искусственным интеллектом

Подробнее

Вебинар (состоится 17-02-2021)

Воркшоп Libero SoC Flash-FPGA

Подробнее

Вебинар (состоится )

Вебинар: все что нужно знать о массивах в SystemVerilog

Подробнее

Вебинар (состоится on-demand)

Три вебинара по Intel Agilex FPGA

Подробнее

Вебинар (состоится 03-02-2021)

Повышение производительности систем на базе FPGA за счёт оптимизации архитектуры памяти

Подробнее

Вебинар (состоится 29-01-2021)

Xilinx Versal ACAP - от ПЛИС к платформе

Подробнее

Мероприятия (состоится 20-01-2021)

Intel FPGA Technology Day EMEA

Подробнее

Мероприятия (состоится )

QuickSilicon зимний хакатон

Подробнее

Вебинар (состоится 14-01-2021)

Microchip PolarFire® SoC FPGA - часть 4

Подробнее
Все предстоящие события

FPGA-Systems – это живое, постоянно обновляемое и растущее сообщество.
Хочешь быть в курсе всех новостей и актуальных событий в области?
Подпишись на рассылку