Руководство по преобразованию кернела HLS 300 MHz на RTL 500 MHz для Vivado 2020.2 - 10 Февраля 2021 - FPGA-Systems

Конференция FPGA разработчиков - регистрация открыта

Руководство по преобразованию кернела HLS 300 MHz на RTL 500 MHz для Vivado 2020.2

OpenCL, Vitis-HLS, Xilinx, vitis, Alveo

Автор: dsmv

Дата: 10.02.2021 09:00

Категория:Руководство

211

0

На конференции FPGA-Systems 2020 был представлен доклад "Особенности реализации RTL и Vivado HLS kernel для ускорителей ALVEO"  в котором был представлен учебный пример собранный с использованием Vitis 2020.1. В системе разработки Vitis 2020.2 несколько изменился состав проектов и порядок работы и это потребовало изменение примера.

Пример основан на учебном проекте Xilinx и показывает как можно произвести свёртку видео на ускорителе Alveo. В исходном примере Xilinx показано как разработать кернел на Vitis-HLS. В преобразованном примере HLS кернел помещается внутрь RTL кернела и это позволяет поднять тактовую частоту работы с 300 МГц до 500 МГц.

.

Пример включает подробное руководство как создать проект Vitis-HLS, собрать IP Core, созадать проект Vitis и RTL кернел. Пример показывает как работать с Vitis в режиме GUI.

Ссылка на пример: https://github.com/dsmv/Vitis_OpenCL_Tutorials/tree/main/01-convolution-dataflow-rtl-500MHz

Всего комментариев : 0
avatar

Рекомендуем ознакомиться

Vivado HLS IP

Заметка

Заметка: Ускорение разработки IP с интерфейсом AXI4 в Vivado HLS

Подробнее

Стрим: Спонтанный стрим в 22:15 и Non-Project mode в Xilinx Vivado

Подробнее

Практика: Подключаем Xilinx FPGA софт-процессор к сенсорам ST Micro

Подробнее
Xilinx Pynq Python

Запись: Xilinx / Python и Edge

Подробнее

Обновление: Xilinx Versal Premium

Подробнее

Последние статьи нашего сообщества

Познавательное

Что нового в VHDL 2019?

Подробнее

Познавательное

Введение в EDA Playground

Подробнее

Xilinx FPGA

ZYNQ HW: EBAZ4205: часть 2

Подробнее

Xilinx FPGA

ZYNQ HW: EBAZ4205: Часть 1

Подробнее

SystemVerilog

UVM тест таблицы sin/cos

Подробнее

Познавательное

FPGA или микроконтроллер: что же выбрать?

Подробнее

Познавательное

Обзор научных работ, связанных с FPGA

Подробнее

Аналитика и обзоры

Пролог: Исследование Функциональной Верификации Исследовательской Группы Уилсона 2020 Года

Подробнее

High Level Synthesis

Основы AXI часть 7 - Подключение к PS с помощью AXI4-Lite и Vitis HLS

Подробнее

Xilinx Vivado

Vivado Quality of Result (Перевод статьи MicroZed Chronicles)

Подробнее
Все статьи

Календарь актуальных событий и мероприятий

Мероприятия (состоится )

oneAPI Саммит 2021

Подробнее

Вебинар (состоится )

Ускорение процесса проектирования печатных плат с использованием ПЛИС

Подробнее

Вебинар (состоится 25-03-2021)

Увеличение продуктивности верификации RTL кода в Matlab и Simulink

Подробнее

Вебинар (состоится )

Вебинар по формальной верификации регистров ввода/вывода

Подробнее

Вебинар (состоится 13-04-2021)

Вебинар по работе с SystemC и MatchLib

Подробнее

Вебинар (состоится 23 и 25.03.2021)

Вебинар по использованию Intel OneAPI от компании Bittware

Подробнее

Вебинар (состоится )

Врываемся в FPGA с Basys3 - воркшоп в двух частях

Подробнее

Вебинар (состоится 25-02-2021)

Быстрый старт с симулятором ПЛИС Riviera-PRO. Часть 1 - Ввод проекта и моделирование

Подробнее

Вебинар (состоится 24-02-2021)

Вебинар PLC2: Машинное зрение в реальном времени с низким потреблением и системы с искусственным интеллектом

Подробнее

Вебинар (состоится 17-02-2021)

Воркшоп Libero SoC Flash-FPGA

Подробнее
Все предстоящие события

FPGA-Systems – это живое, постоянно обновляемое и растущее сообщество.
Хочешь быть в курсе всех новостей и актуальных событий в области?
Подпишись на рассылку