Выберите категорию
| Разное [43] |
| Обзоры плат [5] |
|
Xilinx
[84]
Всё о работе с Xilinx
|
|
Intel/Altera
[3]
Intel/Altera
|
| Языки [15] |
|
Lattice
[0]
Lattice
|
|
Microchip/Microsemi
[0]
Microchip/Microsemi
|
|
Отечественные
[0]
Отечественные ПЛИС
|
|
FPGA-Systems Boards (FSB)
[2]
Платы собственной разработки
|
|
GoWin
[1]
Статьи по ПЛИС производителя GoWin
|
|
Полезные утилиты
[1]
Различные сторонние фреймворки, упрощающие разработку на ПЛИС
|
| Направление [8] |
Объявления
Случайные статьи
Инструкции к сайту
Запускаем сервис бесплатной аренды отладочных плат с FPGA и не только с FPGA
Подробнее
Статистика
Статьи участников нашего сообщества
Модуль: Каталог статей
Основы статического временного анализа. Часть 4: Source Synchronous Output Delay Constraint.
В статье представлен временной анализ передачи сигналов из FPGA во внешнее устройство. Рассмотрены теоретические основы анализа для двух возможных случаев приема данных: по текущему и следующему фронту тактового сигнала. Разобраны практические примеры создания временных ограничений. Показан способ решения проблемы с временными ограничениями по Setup за счет инвертирования тактового сигнала и использования ODDR триггера.
690
Запускаем сервис бесплатной аренды отладочных плат с FPGA и не только с FPGA
Здравствуйте друзья. Сегодня хотел бы вам рассказать про один интересный сервис, идею создания которого мы в FPGA комунити вынашивали несколько лет и называется он "Сервис аренды отладок". Сразу скажу, что аренда отладок будет бесплатной.
547
0
InnovateFPGA: как конъюнктура и следование ложным трендам угробили один из лучших конкурсов по разработке на ПЛИС
23 июня 2022, в San Jose, CA, пройдет Grand Final одного из ключевых международных соревнований по проектированию на FPGA – www.innovatefpga.com. Накануне этого важного события хотелось бы поделиться с аудиторией своими соображениями по поводу этого конкурса: каким он был, чем стал, и почему так произошло.
833
0
Сага о светодиодах. Часть 2. Разделяй и управляй
Это продолжение моего пути. Представлена часть 2 из раздела "Сага о светодиодах"
694
0
Сага о светодиодах
Начало пути. Представлены материалы исследования поведения языка Verilog при моделировании простых схем, а также небольшие отступления в стандарт языка Verilog.
999
0
Основы статического временного анализа. Часть 3: Source Synchronous Input Delay Constraint.
В статье представлен временной анализ передачи сигналов в FPGA из внешнего устройства. Рассмотрены теоретические основы анализа для трех различных вариантов выравнивания данных относительно тактового сигнала. Также разобраны два практических примера создания временных ограничений.
1815
0
0