Выберите категорию
| Разное [12] |
| Обзоры плат [3] |
| Xilinx [76] Всё о работе с Xilinx |
| Intel/Altera [3] Intel/Altera |
| Языки [5] |
| Lattice [0] Lattice |
| Microchip/Microsemi [0] Microchip/Microsemi |
| Отечественные [0] Отечественные ПЛИС |
| FPGA-Systems Boards (FSB) [2] Платы собственной разработки |
| GoWin [1] Статьи по ПЛИС производителя GoWin |
| Полезные утилиты [1] Различные сторонние фреймворки, упрощающие разработку на ПЛИС |
Объявления
Ищу сотрудников
Вакансия: Ведущий разработчик ПЛИС, Москва, компания QRATE, от 120.000 рублей
ПодробнееИщу сотрудников
Вакансия: Ведущий разработчик ПЛИС, Москва, компания IRQ, до 240.000 рублей (net)
ПодробнееСлучайные статьи
Microblaze
Разработка процессорной системы на базе софт-процессора MicroBlaze в среде Xilinx Vivado IDE/HLx. Часть 1.
Подробнее
Статистика
Статьи участников нашего сообщества
Модуль: Каталог статей
Обзор научных работ, связанных с FPGA
Это обзор интересных научных статей, в которых были использованы технологии FPGA. Данный обзор служит как источником вдохновения по применению ПЛИС, интересным чтивом и быть может даже ответами на какие-то вопросы.
353
Пролог: Исследование Функциональной Верификации Исследовательской Группы Уилсона 2020 Года
Это первая статья из серии блогов, в которых представлены результаты исследования функциональной верификации Wilson Research Group 2020 года.
108
0
Основы AXI часть 7 - Подключение к PS с помощью AXI4-Lite и Vitis HLS
В "Основы AXI часть 6 – Введение в AXI4-Lite в Vitis HLS" мы узнали, как создать IP в HLS с интерфейсом AXI4-Lite с использованием кода на C.
В этом блоге мы узнаем, как экспортировать наше IP, чтобы использовать его в Vivado Design Suite, как подключить его к другим IP ядрам и процессору и как запустить наш проект на плате.
212
0
Vivado Quality of Result (Перевод статьи MicroZed Chronicles)
В данной статье будут рассмотрены инструменты Quality of Result Assesment [QoRA] и Quality of Result Suggestions [QoRS] поскольку оба этих инструмента предоставляют информацию для достижения необходимых временных ограничений [timing closure - временное соответствие, временные ограничение]
520
3
Основы AXI часть 6 – Введение в AXI4-Lite в Vitis HLS (часть 1)
В этом уроке мы будем изучать основы того как создавать пользовательские IP блоки с AXI4-Lite интерфейсом в Vitis HLS.
565
0
Сможет ли HLS код побить HDL по производительности?
В этой статье мы задействовали инструменты Silexica SLX для FPGA, чтобы оптимизировать промышленное приложение для обнаружения и отслеживания объектов.
601
0
Проведение тестирования проекта с помощью VUnit
В мире ПЛИС проектирование и проверка идут рука об руку. Когда приходит время создать тестовую среду для особенно сложного модуля, который должен поддерживать несколько функций, это может оказаться довольно затруднительным - попытка выполнить все эти функции одновременно в одном тесте может быстро стать трудной и запутанной, и что еще хуже, что такой тест нельзя использовать, пока не будет завершен весь проект.
Что делать, если после завершения проектирования мы обнаруживаем ошибку, требующую значительного отката?
399
0
0