Каталог статей

Выберите категорию

Разное [37]

Обзоры плат [5]

Xilinx [84]

Всё о работе с Xilinx

Intel/Altera [3]

Intel/Altera

Языки [15]

Lattice [0]

Lattice

Microchip/Microsemi [0]

Microchip/Microsemi

Отечественные [0]

Отечественные ПЛИС

FPGA-Systems Boards (FSB) [2]

Платы собственной разработки

GoWin [1]

Статьи по ПЛИС производителя GoWin

Полезные утилиты [1]

Различные сторонние фреймворки, упрощающие разработку на ПЛИС

Направление [8]

Объявления

Случайные статьи

Страницы : 1 2 3 ... 13 14 »

временянки, Clock, статический временной анализ, input delay constraint, sta, Xilinx, Vivado, static timing analysis

Основы статического временного анализа. Часть 3: Source Synchronous Input Delay Constraint.

В статье представлен временной анализ передачи сигналов в FPGA из внешнего устройства. Рассмотрены теоретические основы анализа для трех различных вариантов выравнивания данных относительно тактового сигнала. Также разобраны два практических примера создания временных ограничений.

691

архитектура плис, что такое fpga, Начинающим, FPGA

Что внутри ПЛИС или то, о чем не говорят в обучающих видео

LUT-Привет!
Часто в роликах на ютубе или в различных статьях о том «Что же такое ПЛИС?» приводят одну и ту же концепцию ее построения, то есть ПЛИС изображают как набор конфигурируемых логических блоков, соединенных между собой матрицей соединений или интерконнектами.

С одной стороны, это верно, именно так и устроены самые простые представители программируемых логических микросхем, но сегодня ПЛИС – это нечто более сложное и в рамках этой статьи мы разберемся из чего же на самом деле состоят современные FPGA.

2289

sta, static timing analysis, Vivado, output delay constraint, Xilinx, Clock, временянки, статический временной анализ

Основы статического временного анализа. Часть 2.2: System Synchronous Output Delay Constraint.

Статья является продолжением серии статей по временным ограничениям в FPGA. Главная цель – познакомить начинающих разработчиков с основами статического временного анализа. Далее будет рассмотрен анализ передачи данных из FPGA во внешнее устройство и показано два способа создания ограничений для выходных сигналов.

1276

embedded fpga, встроенные плис, efpga

Технология встроенных FPGA (eFPGA): прошлое настоящее и будущее

Наконец-то пришло время для встроенных ПЛИС (eFPGA), и это видно по тому, как они используются в разработках, обслуживающих беспроводную инфраструктуру, системы искусственного интеллекта (ИИ), умные хранилища данных и даже приложения, где ключевую роль играет стоимость конечного изделия. Точно так же, как процессор или DSP, eFPGA могут быть частью системы на кристалле (SoC), которая динамически реконфигурируется, имея для этого аппаратную логику размером от 1000 до 500 000 таблиц истинности (LUT - look-up table).

1213

ПЛИС, uvm, ких, цос, Fir, FPGA, systemverilog, VHDL, dsp

Реализация базовых компонентов ЦОС: КИХ фильтр

В данной статье рассматриваются особенности реализации одного из базовых компонентов цифровой обработки сигналов – фильтра с конечной импульсной характеристикой

1519

Игра: Create FPGA Content

Правила игры, в которой могут принять участие все желающие

768

sta, static timing analysis, статический временной анализ, временянки, input delay constraint, Vivado, Xilinx, Clock

Основы статического временного анализа. Часть 2.1: System Synchronous Input Delay Constraint.

Статья является продолжением серии статей по временным ограничениям в FPGA. Главная цель – познакомить начинающих разработчиков с основами статического временного анализа. Далее будет рассмотрен анализ передачи данных в FPGA из внешнего устройства и показаны два способа создания ограничений для входных сигналов.

1545

Страницы : 1 2 3 ... 13 14 »

Последние статьи нашего сообщества

Разделы сайта

Телеграм чат Live

Выберите категорию

Объявления

релокация

Собираем топовую команду в новый проект (FPGA, ASIC)

FPGA Design Engineer (Кипр, Ларнака)

Вакансия: Старший FPGA/RTL Инженер

FPGA-программист в компанию Микран, г. Томск

Senior FPGA and Firmware Engineer position in Zurich, Switzerland

Вакансия в Интел - FPGA and ASIC engineer

Программист ПЛИС (FPGA)

Требуется специалист по VHDL (проектная работа)

Нужен радиатор для BittWare XUS-P3S Xilinx UltraScale

Случайные статьи

Разработка на FPGA – Хорошая, плохая и отторгающая

FPGA начального уровня :: Часть 3.3 :: Разработка PUF на HDL

Реализация базовых компонентов ЦОС: КИХ фильтр

Minized: ZynqHW : 04 : Лекция №2

FPGA начального уровня :: Часть 8.2 :: Отладка и запуск PUF

Minized: ZynqHW : 01 : Лекция 1

Оформление статей для сборника

Minized: ZynqHW : 02 : Лабораторная работа №0

Заметка о проблеме с контроллером памяти LPDDR2 Xilinx 7 Series MIS

Разработка процессорной системы на базе софт-процессора MicroBlaze в среде Xilinx Vivado IDE/HLx. Часть 1.

Статистика

Статьи участников нашего сообщества

Последние статьи нашего сообщества

Основы статического временного анализа. Часть 3: Source Synchronous Input Delay Constraint.

Что внутри ПЛИС или то, о чем не говорят в обучающих видео

Основы статического временного анализа. Часть 2.2: System Synchronous Output Delay Constraint.

Технология встроенных FPGA (eFPGA): прошлое настоящее и будущее

Реализация базовых компонентов ЦОС: КИХ фильтр

Игра: Create FPGA Content

Основы статического временного анализа. Часть 2.1: System Synchronous Input Delay Constraint.

Поточное вычисление двоичного логарифма

Верификация проблем с пересечением тактовых сигналов в ПЛИС с помощью ALINT-PRO

Статическое в SystemVerilog

Календарь актуальных событий и мероприятий

Мероприятия (состоится )

Российская неделя высоких технологий и выставка Связь - 2022

Мероприятия (состоится 6-7 апр 2022)

VIII Всероссийская конференция Технологии разработки и отладки сложных технических систем

Мероприятия (состоится )

Премия Electronica

Вебинар (состоится )

Использование Catapult HLS для SW/HW разработки микросхемы ИИ ускорителя в Harvard University

Вебинар (состоится )

Вебинар: Common Mistakes in VHDL 26.01.2022

Мероприятия (состоится )

Семинар «Kria KV260 Vision AI Starter Kit & System-on-Module»

Вебинар (состоится )

Введение в Questa Lint и Questa CDC для разработчиков

Вебинар (состоится )

Xilinx Technologies for New Space / Space 2.0

Вебинар (состоится 15-дек-2021)

Повышаем качество RTL кода

Вебинар (состоится )

Онлайн викторина по электронике

Объявления

релокация

Собираем топовую команду в новый проект (FPGA, ASIC)

FPGA Design Engineer (Кипр, Ларнака)

Вакансия: Старший FPGA/RTL Инженер

FPGA-программист в компанию Микран, г. Томск

Senior FPGA and Firmware Engineer position in Zurich, Switzerland

Вакансия в Интел - FPGA and ASIC engineer

Программист ПЛИС (FPGA)

Требуется специалист по VHDL (проектная работа)

Нужен радиатор для BittWare XUS-P3S Xilinx UltraScale