Каталог статей

Разделы сайта

Новости Статьи Доска объявлений

Телеграм чат Live

Выберите категорию

Разное [52]

Обзоры плат [7]

Xilinx [91]

Всё о работе с Xilinx

Intel/Altera [4]

Intel/Altera

Языки [16]

Lattice [0]

Lattice

Microchip/Microsemi [0]

Microchip/Microsemi

Отечественные [0]

Отечественные ПЛИС

FPGA-Systems Boards (FSB) [2]

Платы собственной разработки

GoWin [2]

Статьи по ПЛИС производителя GoWin

Полезные утилиты [1]

Различные сторонние фреймворки, упрощающие разработку на ПЛИС

Направление [11]

Объявления

Случайные статьи

Vivado tcl Xilinx конференция вебинар dsp вакансия работа москва AI lattice intel systemverilog microblaze PUF Intel FPGA CNN VHDL семинар FPGA Questa Simulink Synopsys zynq-7000 zynqhw Versal cdc MIPI sp701 verilog Altera обучение hls Zynq Minized тренинг ACAP arty воркшоп netlist ПЛИС Verification hdl zcu104 pynq efpga Ethernet agilex Achronix Alveo отладочные платы spartan-7 adam taylor aldec sta static timing analysis временянки статический временной анализ vitis spi #RTL ultra96 microchip polarfire gowin ии ML #Verilog silexica asic profpga microsemi risc-v Arm uvm Vitis AI Python нейронные сети #syntacore #RISC-V microzed MATLAB efinix Linux oneapi Ultrascale верификация Отладка машинное обучение soc Начинающим СТРИМ RTL #ASIC Git altera fpga цос Clock News Daily

Статистика

Онлайн всего: 1

Гостей: 1

Пользователей: 0

Страницы : « 1 2 3 4 5 ... 16 17 »

статический временной анализ, Xilinx, Clock, false path constraint, временянки, static timing analysis, sta, Vivado

Основы статического временного анализа. Часть 5: False Path Constraint.

В статье представлен временной анализ передачи сигналов между двумя тактовыми доменами. Показано несколько способов исключения путей из временного анализа. Рассмотрены инструменты Vivado, предназначенные для проверки корректности передачи данных между тактовыми доменами.

1871

Vivado, статический временной анализ, static timing analysis, Xilinx, Clock, sta, output delay constraint, временянки

Основы статического временного анализа. Часть 4: Source Synchronous Output Delay Constraint.

В статье представлен временной анализ передачи сигналов из FPGA во внешнее устройство. Рассмотрены теоретические основы анализа для двух возможных случаев приема данных: по текущему и следующему фронту тактового сигнала. Разобраны практические примеры создания временных ограничений. Показан способ решения проблемы с временными ограничениями по Setup за счет инвертирования тактового сигнала и использования ODDR триггера.

2390

Сага о светодиодах. Часть 3. Ведомая сторона.

Продолжение. Рассмотрена ведомая сторона I2C

1097

отладочные платы, FPGA

Запускаем сервис бесплатной аренды отладочных плат с FPGA и не только с FPGA

Здравствуйте друзья. Сегодня хотел бы вам рассказать про один интересный сервис, идею создания которого мы в FPGA комунити вынашивали несколько лет и называется он "Сервис аренды отладок". Сразу скажу, что аренда отладок будет бесплатной.

1360

FPGA, Конкурсы, intel, innovatefpga, Microsoft

InnovateFPGA: как конъюнктура и следование ложным трендам угробили один из лучших конкурсов по разработке на ПЛИС

23 июня 2022, в San Jose, CA, пройдет Grand Final одного из ключевых международных соревнований по проектированию на FPGA – www.innovatefpga.com. Накануне этого важного события хотелось бы поделиться с аудиторией своими соображениями по поводу этого конкурса: каким он был, чем стал, и почему так произошло.

1572

Сага о светодиодах. Часть 2. Разделяй и управляй

Это продолжение моего пути. Представлена часть 2 из раздела "Сага о светодиодах"

1867

EG4S20BG256, FPGA, verilog

Сага о светодиодах

Начало пути. Представлены материалы исследования поведения языка Verilog при моделировании простых схем, а также небольшие отступления в стандарт языка Verilog.

2871

Страницы : « 1 2 3 4 5 ... 16 17 »

Чуть больше преимуществ для наших патронов на boosty

Разделы сайта

Телеграм чат Live

Выберите категорию

Объявления

Продам FMC-loopback, PCIe-loopback

Инженер разработчик топологии СнК

Инженер верификатор

разработчик ASIC

ПЛИС (FPGA) Верификатор

Инженер-верификатор (RTL)

Требуется Инженер-разработчик (FPGA) для разработки нового продукта

Вакансия Инженер-программист ПЛИС в частную космическую компанию Спутникс

RTL designer

Senior MCU designer/architect

Случайные статьи

FSB "Pentagon" : 21 10 2019

Основы статического временного анализа. Часть 2.2: System Synchronous Output Delay Constraint.

ZYNQ SW: EBAZ4205: часть 2 (Vivado 2020)

Разработка IP-блока с помощью инструментов высокоуровнего синтеза: HLS Часть 3

Основы статического временного анализа. Часть 3: Source Synchronous Input Delay Constraint.

UVM общие сведения и организация методологии

Программирование загрузочной FLASH для запуска MicroBlaze

UVM тест таблицы sin/cos

Основы статического временного анализа. Часть 2.1: System Synchronous Input Delay Constraint.

SP701 + PCAM-5C + 15 Минут+ VITIS = Easy MIPI на FPGA

Статистика

Статьи участников нашего сообщества

Последние статьи нашего сообщества

К формальной проверке

ZYNQ SW: EBAZ4205: часть 4 (Vivado 2023)

ZYNQ HW: EBAZ4205: часть 3 (Vivado 2023)

Найдено 9-ое число Дедекинда и, как вы наверное догадываетесь, не без помощи FPGA

Формальная верификация с SymbiYosys

Сага о светодиодах. Часть 4.

Запуск симуляции IP-ядер фирмы GoWiN

QuickSilicon: платформа с задачами на разработку RTL

FPGA openSource tools

Отслеживаем успехи верификации в Obsidian

Календарь актуальных событий и мероприятий

Вебинар (состоится )

Ускорение разработки на SoC и FPGA с помощью Vitis™ Model Composer и Vivado™ Design Suite

Мероприятия (состоится )

ПРЕДКОНФЕРЕНЦИИ РОССИЙСКОГО ФОРУМА МИКРОЭЛЕКТРОНИКА 2023

Вебинар (состоится )

GOWIN Semiconductor приглашает на вебинар по i3c .

Мероприятия (состоится )

Российский форум «Микроэлектроника» - межотраслевая площадка для общения специалистов в области разработки, поставки и применения ЭКБ и РЭС

Вебинар (состоится )

Двухдневный семинар "Использование приложений видения с KRIA" (день 2)

Вебинар (состоится )

Двухдневный семинар "Использование приложений видения с KRIA" (день 1)

Вебинар (состоится )

Начало работы с UVM

Вебинар (состоится )

Высокоуровневый синтез для исследования архитектуры аппаратного/программного обеспечения для инференса

Вебинар (состоится )

Путь в opensorce инструменты для FPGA

Вебинар (состоится )

Вебинар Understanding Versal

Объявления

Продам FMC-loopback, PCIe-loopback

Инженер разработчик топологии СнК

Инженер верификатор

разработчик ASIC

ПЛИС (FPGA) Верификатор

Инженер-верификатор (RTL)

Требуется Инженер-разработчик (FPGA) для разработки нового продукта

Вакансия Инженер-программист ПЛИС в частную космическую компанию Спутникс

RTL designer

Senior MCU designer/architect