Встреча ПЛИСоводов в Мск, СПб, Минске и Томске
  1. Home
Не пропусти встречу FPGA разработчиков в Москве, Томске, Минске и Санкт-Петербурге в 2022!

Статьи из категории: Xilinx Vivado

Всё по работе с Vivado

Материалов: 11

Показано: 1-7

Категория:Xilinx Vivado

Страницы : 1 2 »

Стратегии оптимизации HDL-кода и синтезатора нетлиста для FPGA

В статье будет рассмотрена работа синтезатора нетлиста, его возможности по оптимизации кода и трудности, с которыми он может столкнуться. Показаны две техники написания кода логических схем на Verilog в зависимости от преследуемых целей оптимизации проекта на этапе синтеза. А также разбор некоторых настроек синтезатора Xilinx Vivado, которые призваны пытаться оптимизировать логическую схему за разработчика. В конце мы возьмём модуль, который попробуем привести к рабочему состоянию исключительно за счёт возможностей синтезатора.

2353

1

Основы статического временного анализа. Часть 1: Period Constraint.

Статья является первой из планируемой серии статей по временным ограничениям в FPGA. Основная цель – познакомить начинающих разработчиков с основами статического временного анализа. В этой статье будет рассмотрен анализ самого простого случая – передача данных между двумя последовательными элементами внутри FPGA с общим тактовым сигналом. Показан вывод уравнений временного анализа и продемонстрировано их применение анализатором Vivado.

4282

8

ZYNQ HW: EBAZ4205: Часть 1

Цель данного туториала - повторить создание проекта Hello World с выводом текстовой строки в последовательный интерфейс UART, но на плате EBAZ4205. Для этого нужно будет учесть аппаратные особенности этой платы. Так же, отличием этого туториала является использование Vitis вместо более раннего варианта SDK.

10910

0

Vivado Quality of Result (Перевод статьи MicroZed Chronicles)

В данной статье будут рассмотрены инструменты Quality of Result Assesment [QoRA] и Quality of Result Suggestions [QoRS] поскольку оба этих инструмента предоставляют информацию для достижения необходимых временных ограничений [timing closure - временное соответствие, временные ограничение]

 

3995

7

ECO Flow в Vivado или работа в режиме редактирования нетлиста. Часть 1.

В статье рассмотрен режим работы Vivado, позволяющий вносить изменения в проект на уровне редактирования списка соединений (в дальнейшем – нетлиста). Описаны как сам режим ECO, так и некоторые нюансы, которые появляются во время работы в нём. Приведён демонстрационный пример и описана полная последовательность действий для получения результата, в работоспособности которой может убедиться каждый желающий. Статья будет полезна для «общего развития» FPGA-разработчикам, а особенно — тем, кто часто отлаживает проекты в Logic Analyzer. Надеюсь, работа в этом режиме вызовет интерес у разработчиков, работающих с большими кристаллами, время компиляции в которых может достигать часов (а то и десятков часов), поскольку в этом режиме время, затрачиваемое на имплементацию, при внесении изменений в нетлист может сократиться до буквально пары минут.

 

 

3743

0

Методика работы с Си модулями в симуляции стандартными средствами Vivado

Vivado и system Verilog позволяют разработчику использовать модули, написанные на Си. Данный метод называется DPI (Direct Programming Interface).
 

4815

0

Чуть больше преимуществ для наших патронов на Patreon

Последние статьи нашего сообщества

Есть мнение

InnovateFPGA: как конъюнктура и следование ложным трендам угробили один из лучших конкурсов по разработке на ПЛИС

Подробнее

Общее

Сага о светодиодах. Часть 2. Разделяй и управляй

Подробнее

Общее

Сага о светодиодах

Подробнее

Общее

Основы статического временного анализа. Часть 3: Source Synchronous Input Delay Constraint.

Подробнее

Познавательное

Что внутри ПЛИС или то, о чем не говорят в обучающих видео

Подробнее

Общее

Основы статического временного анализа. Часть 2.2: System Synchronous Output Delay Constraint.

Подробнее

Познавательное

Технология встроенных FPGA (eFPGA): прошлое настоящее и будущее

Подробнее

VHDL

Реализация базовых компонентов ЦОС: КИХ фильтр

Подробнее

Общее

Основы статического временного анализа. Часть 2.1: System Synchronous Input Delay Constraint.

Подробнее
Все статьи

Календарь актуальных событий и мероприятий

Мероприятия (состоится )

UzE-TechExpo 2022 – пилотная выставка электротехнической промышленности

Подробнее

Мероприятия (состоится )

Российская неделя высоких технологий и выставка Связь - 2022

Подробнее

Мероприятия (состоится 6-7 апр 2022)

VIII Всероссийская конференция Технологии разработки и отладки сложных технических систем

Подробнее

Мероприятия (состоится )

Премия Electronica

Подробнее

Вебинар (состоится )

Использование Catapult HLS для SW/HW разработки микросхемы ИИ ускорителя в Harvard University

Подробнее

Вебинар (состоится )

Вебинар: Common Mistakes in VHDL 26.01.2022

Подробнее

Мероприятия (состоится )

Семинар «Kria KV260 Vision AI Starter Kit & System-on-Module»

Подробнее

Вебинар (состоится )

Введение в Questa Lint и Questa CDC для разработчиков

Подробнее

Вебинар (состоится )

Xilinx Technologies for New Space / Space 2.0

Подробнее

Вебинар (состоится 15-дек-2021)

Повышаем качество RTL кода

Подробнее
Все предстоящие события

Объявления

Ищу сотрудников

Вакансия: FPGA-разработчик в компанию Antilatency (Лимасол, Кипр)

Подробнее

Набираю команду

Вакансия Ведущий/Старший инженер-верификатор

Подробнее

Ищу сотрудников

Инженер разработчик ПЛИС / FPGA developer / Инженер – электроник

Подробнее

Ищу сотрудников

Инженер-программист (FPGA/RTL) (Middle/Senior) (Pulsar) (Литва) (Релокация в Вильнюс)

Подробнее

Ищу сотрудников

Ищем начинающих ПЛИСоводов для тестирования компонентов

Подробнее

Ищу сотрудников

Ведущий разработчик FPGA

Подробнее

Ищу сотрудников

Вакансия: Старший FPGA/RTL Инженер

Подробнее

Ищу сотрудников

FPGA-программист в компанию Микран, г. Томск

Подробнее

Ищу сотрудников

Senior FPGA and Firmware Engineer position in Zurich, Switzerland

Подробнее

Ищу сотрудников

Вакансия в Интел - FPGA and ASIC engineer

Подробнее
Все объявления

FPGA-Systems – это живое, постоянно обновляемое и растущее сообщество.
Хочешь быть в курсе всех новостей и актуальных событий в области?
Подпишись на рассылку

ePN