Показано материалов: 1-7
|
Продолжение руководства по работе Vivado Eco Flow
 |
|
В статье рассмотрен режим работы Vivado, позволяющий вносить изменения в проект на уровне редактирования списка соединений (в дальнейшем – нетлиста). Описаны как сам режим ECO, так и некоторые нюансы, которые появляются во время работы в нём. Приведён демонстрационный пример и описана полная последовательность действий для получения результата, в работоспособности которой может убедиться каждый желающий. Статья будет полезна для «общего развития» FPGA-разработчикам, а особенно — тем, кто часто отлаживает проекты в Logic Analyzer. Надеюсь, работа в этом режиме вызовет интерес у разработчиков, работающих с большими кристаллами, время компиляции в которых может достигать часов (а то и десятков часов), поскольку в этом режиме время, затрачиваемое на имплементацию, при внесении изменений в нетлист может сократиться до буквально пары минут.
|
|
Vivado и system Verilog позволяют разработчику использовать модули, написанные на Си. Данный метод называется DPI (Direct Programming Interface). |
|
В данном материале кратко изложена история о нетривиальной проблеме с имплементацией контроллера памяти LPDDR2 Xilinx 7 Series MIS. |
|
Рассматриваем и разбираем отчёты Vivado. Эта статья посвящена report_clock_networks
|
|
Рассматриваем и разбираем отчёты Vivado. Эта статья посвящена report_clock_interaction. |
|
Рассматриваем и разбираем отчёты Vivado. Эта статья посвящена report_clocks. |