Выберите категорию
|
Xilinx SDK
[2]
Все по работе с Xilinx SDK
|
|
Xilinx Vivado
[11]
Всё по работе с Vivado
|
|
Vivado reports
[4]
Отчеты Vivado и TCL команды report_*
|
|
Microblaze
[6]
Основы работы с Microblaze
|
|
Xilinx primitives
[4]
Аппаратные примитивы FPGA Xilinx
|
| Видеоуроки [21] |
|
High Level Synthesis
[6]
Инструменты высокоуровнего синтеза от Xilinx - HLS - High Level Synthesis
|
|
FPGA начального уровня: PUF
[12]
Небольшая серия видеоуроков (на русском), в которой на несложном Hello PUF проекте демонстрируется минимум, который необходим современному разработчику на плис, пускай даже и начального уровня. В курсе есть: 1. Работа в Vivado 2. Разработка кода на VHDL и Verilog 3. Использование атрибутов синтеза 4. Сборка софт-процессорной системы на базе MicroBlaze 5. Создание проектных ограничений 6. Работа с Tcl консолью и создание скрипта на Tcl 7. Работа в SDK и разработка C кода для софт-процессорной системы 8. Подключение и отладка проекта с использованием ILA Поскольку курс закончился и проект был завершён, выкладываю его здесь. Надеюсь начинающим пригодится.
|
|
Zynq-7000
[11]
Осваиваем работу с системой на кристалле Zynq-7000
|
|
Среды разработки
[2]
Vivado, SDK, SDAccel, SDSoC, VITIS и тд.
|
|
Отладочные платы
[0]
Отладочные платы на FPGA/SoC компании Xilinx
|
|
СнК и софт процессоры
[0]
Zynq, MicroBlaze, PicoBlaze, Arm Cortex-Mx
|
|
Прочее
[6]
Другие статьи по Xilinx
|
Объявления
Ищу сотрудников
Ведущий инженер FPGA в "Wireless Terminal Chipset Algorithm Development Dept." Huawei
Подробнее
Случайные статьи
Статистика
Статьи из категории: Xilinx Vivado
Категория:Xilinx Vivado
Стратегии оптимизации HDL-кода и синтезатора нетлиста для FPGA
В статье будет рассмотрена работа синтезатора нетлиста, его возможности по оптимизации кода и трудности, с которыми он может столкнуться. Показаны две техники написания кода логических схем на Verilog в зависимости от преследуемых целей оптимизации проекта на этапе синтеза. А также разбор некоторых настроек синтезатора Xilinx Vivado, которые призваны пытаться оптимизировать логическую схему за разработчика. В конце мы возьмём модуль, который попробуем привести к рабочему состоянию исключительно за счёт возможностей синтезатора.
3828
Основы статического временного анализа. Часть 1: Period Constraint.
Статья является первой из планируемой серии статей по временным ограничениям в FPGA. Основная цель – познакомить начинающих разработчиков с основами статического временного анализа. В этой статье будет рассмотрен анализ самого простого случая – передача данных между двумя последовательными элементами внутри FPGA с общим тактовым сигналом. Показан вывод уравнений временного анализа и продемонстрировано их применение анализатором Vivado.
8339
8
ZYNQ HW: EBAZ4205: Часть 1
Цель данного туториала - повторить создание проекта Hello World с выводом текстовой строки в последовательный интерфейс UART, но на плате EBAZ4205. Для этого нужно будет учесть аппаратные особенности этой платы. Так же, отличием этого туториала является использование Vitis вместо более раннего варианта SDK.
12635
0
Vivado Quality of Result (Перевод статьи MicroZed Chronicles)
В данной статье будут рассмотрены инструменты Quality of Result Assesment [QoRA] и Quality of Result Suggestions [QoRS] поскольку оба этих инструмента предоставляют информацию для достижения необходимых временных ограничений [timing closure - временное соответствие, временные ограничение]
5089
7
ECO Flow в Vivado или работа в режиме редактирования нетлиста. Часть 2
Продолжение руководства по работе Vivado Eco Flow
5371
0
ECO Flow в Vivado или работа в режиме редактирования нетлиста. Часть 1.
В статье рассмотрен режим работы Vivado, позволяющий вносить изменения в проект на уровне редактирования списка соединений (в дальнейшем – нетлиста). Описаны как сам режим ECO, так и некоторые нюансы, которые появляются во время работы в нём. Приведён демонстрационный пример и описана полная последовательность действий для получения результата, в работоспособности которой может убедиться каждый желающий. Статья будет полезна для «общего развития» FPGA-разработчикам, а особенно — тем, кто часто отлаживает проекты в Logic Analyzer. Надеюсь, работа в этом режиме вызовет интерес у разработчиков, работающих с большими кристаллами, время компиляции в которых может достигать часов (а то и десятков часов), поскольку в этом режиме время, затрачиваемое на имплементацию, при внесении изменений в нетлист может сократиться до буквально пары минут.
4282
0
Методика работы с Си модулями в симуляции стандартными средствами Vivado
Vivado и system Verilog позволяют разработчику использовать модули, написанные на Си. Данный метод называется DPI (Direct Programming Interface).
5501
0
1