Вебинар: Автоматизированное регрессионное тестирование для VHDL/Verilog
Современные проекты FPGA используют два режима тестирования: быстрые повторные запуски отдельного тестового случая, провалившегося в процессе разработки, и полные регрессионные тесты перед ключевыми этапами проекта. Случайные скрипты редко подходят обоим режимам: списки файлов, порядок компиляции и перечни тестов постепенно расходятся друг с другом, что делает непрерывную интеграцию ненадежной и трудоемкой. Инструмент HDLRegression объединяет оба подхода благодаря единственному драйверу на Python, выполняющему всю компиляцию, управление симулятором и автоматическое построение и администрирование набора тестов, позволяя мгновенно переключаться между целенаправленными повторениями отдельных тестов и полной ночной регрессией.
Во время вебинара мы преобразуем устаревший тестбенч VHDL в совместимый с HDLRegression, позволив инструменту построить весь набор тестов и запустить целевые тестовые случаи из компактного сценария на Python. Вы узнаете, как выбирать тест-кейсы с использованием шаблонов, организовывать тесты в группы ежедневных или ночных регрессионных испытаний, управлять уровнем детализации вывода и просматривать четкие сводки результатов каждого запуска. После сессии вы будете понимать, как конвертировать собственные тестбенчи в полностью автоматизированные и воспроизводимые потоки регрессионного тестирования.
Программа мероприятия:
- Проблемы верификации проектов FPGA
- Стратегии тестирования
- Непрерывные регрессионные процессы
- Обзор инструмента HDLRegression
- Демонстрационный практический разбор
- Итоги и сессия вопросов и ответов
Продолжительность вебинара:
45 минут презентации / живой демонстрации
Спикер: Мариус Эльвегард, специалист по FPGA в компании Inventas
Дата: Четверг, 21 августа 2025 г. 4:00 PM - 5:00 PM (CET)
ССылка на регистрацию: link
