Архив новостей из мира FPGA

1 2 3 ... 8 9 »

Xilinx Versal ACAP - от ПЛИС к платформе

С семейством Versal ACAP Xilinx вводит совершенно новую архитектуру, позволяющую эффективно использовать широкий спектр гетерогенных вычислительных ресурсов.

Этот вебинар посвящен основным концепциям семейства и знакомит с вычислительными механизмами, APU (Arm A72) и RPU. Как эволюция к MPSoC, семейство Vers ... Читать дальше »

106

0

Microchip PolarFire® SoC FPGA - часть 4

Компания Microchip подготовила серию вебинаров о работе с PolarFire® SoC FPGA, которая имеет аппаратный RISC-V. В 4-ом вебинаре серии речь пойдет о работе с Hart Software Services (HSS) и как оно применяется при разработке на PolarFire.  Затем мы настроим и построим HSS, покажем вам, как ... Читать дальше »

139

0

Модельное проектирование ПЛИС и ASIC в контексте функциональной безопасности

Помимо ASIC, FPGA и SoC играют все большую роль во все большем числе систем и приложений благодаря своим уникальным свойствам: гибкости, высокой пропускной способности, низкой задержке и производительности на ватт. ... Читать дальше »

268

0

Глубокое обучение на FPGA

Машинное обучение и глубокое обучение повсюду:  новые алгоритмы, новые приложения, новые платформы и новые движки. В этом вебинаре мы рассмотрим глубокое обучение с особым акцентом на использование ПЛИС в качестве механизмов вывода для сверточных нейронных сетей.

Вы узнаете:  ... Читать дальше »

356

1

Вебинар: Верификация с использованием OSVVM

Джим Льюис совместо с Aldec приглашает на вебинар по OSVVM. На нем расскажут про верификацию и продемонстрируют основу верификации - транзакции.

Мероприятие пройдет 10 декабря.

Подробнее: https://www.al ... Читать дальше »

234

0

«Временные ограничения и анализ в Vivado» – совместный вебинар Макро Групп и PLC2, авторизованного тренинг-партнёра Xilinx

Компания Макро Групп начинает сотрудничество в области обучения технологиям Xilinx с компанией PLC2 GmbH (Германия), авторизованным тренинг-партнёром (ATP) Xilinx. Подготовленные PLC2 тренинги и учебные курсы становятся доступны на территории России и СНГ и проводятся совместными усилиями обеих компаний.

... Читать дальше »

385

0

Ускорения отладки RTL для ПЛИС

Отладка проекта занимает значительную часть времени любого разработчика ПЛИС, и в этой области можно сделать многое  для повышения индивидуальной и командной производительности. ... Читать дальше »

375

0

Новые возможности VHDL2019

Язык описания аппаратуры “VHDL” получил два основных обновления в декабре 2019 года. Ассоциация стандартов IEEE выпустила последнюю версию VHDL с большим количеством новых функций. Язык подвергся небольшой "чистке", получил новые API для работы с датами, файлами или каталогами, а такж ... Читать дальше »

331

1

Вебинар: Accelerating Data Channels to 112 Gbps PAM4: A Case Study in Real-World FPGA Implementation

Вебинар с представителями фирм Achronix и Samtec посвящен реализации 112Gbps PAM4 с ипользованием чипа Achronix Speedster®7t

На вебинаре расскажут: 

  • В каких приложения требуется сигнал на 112Gbps?
  • Как оптимизир ... Читать дальше »

    180

    0

Реализация глубоких нейронных сетей на ПЛИС

Разработка приложений для глубокого обучения, компьютерного зрения, обработки сигналов и их развертывание на ПЛИС, графических процессорах или таких платформах, как Xilinx Zynq™, NVIDIA® Jetson или ARM®, является сложной задачей из-за ограничений ресурсов, присущих встроенным устройствам.

В про ... Читать дальше »

406

0

Последние статьи нашего сообщества

SystemVerilog

UVM тест таблицы sin/cos

Подробнее

Познавательное

FPGA или микроконтроллер: что же выбрать?

Подробнее

Познавательное

Обзор научных работ, связанных с FPGA

Подробнее

Аналитика и обзоры

Пролог: Исследование Функциональной Верификации Исследовательской Группы Уилсона 2020 Года

Подробнее

High Level Synthesis

Основы AXI часть 7 - Подключение к PS с помощью AXI4-Lite и Vitis HLS

Подробнее

Xilinx Vivado

Vivado Quality of Result (Перевод статьи MicroZed Chronicles)

Подробнее

High Level Synthesis

Основы AXI часть 6 – Введение в AXI4-Lite в Vitis HLS (часть 1)

Подробнее

High Level Synthesis

Сможет ли HLS код побить HDL по производительности?

Подробнее

Vunit

Проведение тестирования проекта с помощью VUnit

Подробнее

Познавательное

Разработка на FPGA – Хорошая, плохая и отторгающая

Подробнее
Все статьи

Календарь актуальных событий и мероприятий

Вебинар (состоится 29-01-2021)

Xilinx Versal ACAP - от ПЛИС к платформе

Подробнее

Мероприятия (состоится 20-01-2021)

Intel FPGA Technology Day EMEA

Подробнее

Мероприятия (состоится )

QuickSilicon зимний хакатон

Подробнее

Вебинар (состоится 14-01-2021)

Microchip PolarFire® SoC FPGA - часть 4

Подробнее

Вебинар (состоится 22.01.2021)

Модельное проектирование ПЛИС и ASIC в контексте функциональной безопасности

Подробнее

Мероприятия (состоится 25.01-19.02 2021)

Школа FPGA/SoC для применения в атомной промышленности и связанной с ней приборостроении

Подробнее

Мероприятия (состоится )

Доступны материалы конференции Synopsys Verification Day 2020

Подробнее

Вебинар (состоится )

Глубокое обучение на FPGA

Подробнее

Вебинар (состоится )

Вебинар: Верификация с использованием OSVVM

Подробнее

Вебинар (состоится )

«Временные ограничения и анализ в Vivado» – совместный вебинар Макро Групп и PLC2, авторизованного тренинг-партнёра Xilinx

Подробнее
Все предстоящие события

FPGA-Systems – это живое, постоянно обновляемое и растущее сообщество.
Хочешь быть в курсе всех новостей и актуальных событий в области?
Подпишись на рассылку