Встреча ПЛИСоводов в Мск, СПб, Минске и Томске
  1. Home
Не пропусти встречу FPGA разработчиков в Москве, Томске, Минске и Санкт-Петербурге в 2022!

Архив новостей из мира FPGA

« 1 2 3 4 ... 14 15 »

Вебинар о инструментах разработки на языках C и C++ для ПЛИС Microchip — 16 и 17 ноября в 15.00(мск)

16 и 17 ноября пройдёт вебинар, посвященный малопотребляющим ПЛИС, и инструментам для разработки от Microchip, в том числе, о генераторе RTL-кода - Smart HLS.
... Читать дальше »

459

0

Как быстро завершить верификацию CDC+RDC с помощью иерархических методологий

Методологии разработки, которые не соответствуют возрастающей сложности и размеру проекта, в конечном итоге не дадут результатов. Иерархические методологии верификации дают возможность разделить и покорить более крупные и сложные проекты. Однако, если проект для анализа разбивается на части, то возникают рискованные компромиссы – страдает либо точность, либо производительность. На этом вебинаре будут показаны способы решения сложных задач проектирования с помощью иерархического подхода, который не теряет точности и производительности. ... Читать дальше »

415

0

Formal 101 - Независимость от данных и Non-Determinism

На прошлом вебинаре “Formal 101 – Basic Abstraction Techniques” мы показали, как применять проверенные временем методы для безоп ... Читать дальше »

285

0

Проходим туториал по Questa Sim - FPGA Monkey Stream #36

Questa Sim и Model Sim - наверное один из самых популярных third-party симуляторов, который используется при разработке на FPGA. Это очень мощный инструмент, который при первом взгляде на его интерфейс, заставляет почувствовать боль, ужас и угнетение. Но за этой архаичной оболочкой, скрывается настолько потрясный функционал, что отвращением от GUI можно пренебречь.

Самое сложное при работе с новым инструментов - это понять как он работает, а для этого в Questa есть отличный 300 страничный туториал из 20 лабораторок, который мы с вами и будем проходить на этом стриме. ... Читать дальше »

266

0

Понимание стабильности рандомизации в SystemVerilog и UVM

Распространенной проблемой при накладывании ограничений на рандомизацию при моделировании является последующая возможность точного воспроизведения случайных воздействий для отлаживаемых объектов и запрета регрессионных тестов . Это особенно проблематично, когда исходный код нуждается в изменении, а сама проблема  известна как стабильность случайности (стабильность рандомизации, random stability) 

На этом вебинаре, мы объясним: ... Читать дальше »

284

0

Практический маршрут для непрерывной интеграции: используйте EDA на максимум

Верификация изменений в коде RTL и коде тестового окружения перед релизом для остальной части команды - лучший способ избежать ошибок, которые приводят к массовым сбоям в работе всей команды. На этом вебинаре вы познакомитесь с примерами маршрутов проектирования, которые при использовании с системой непрерывной инте ... Читать дальше »

347

0

Захват огромного числа данных при отладке FPGA проектов

Если вы используете Xilinx Ultrascale(+), то вы знаете о сложностях, которые могут возникнуть при работе с этими ПЛИС, и о значительном времени и усилиях, необходимых для проверки функциональности разрабатываемых на них проектов. Даже при наличии всех доступных современных методов проверки дизайна и обширных лаборат ... Читать дальше »

551

0

Интерактивный онлайн батл "ПЛИС vs Процессоры"

В эту субботу Томский политехнический университет проводит онлайн трансляцию!

Это будет батл процессоров и программируемой логики. ... Читать дальше »

537

0

Тестбенчи

Сотрудники Томского политехнического университета проводят бесплатный вебинар по теме "Тестбенчи".

Познавательно, увлекательно ... возможно будет 23.10 в 14.00 по московскому времени.

Мы  только учимся выходить в онлайн, поэтому не судите слишком строго и приходите поо ... Читать дальше »

399

0

Вебинар от ALDEC: Краевые случаи как источник ошибок при проектировании ПЛИС

Краевые случаи в циклах - это, возможно, наихудшая и наиболее частая причина трудно обнаруживаемых ошибок во многих проектах ПЛИС.

Чтобы объяснить это на простом примере - возьмем счетчик событий, где количество подсчитанных событий является критическим фактором, и вы считываете и обнуляете этот счетчик на регулярной основе. Типичный краевой случай - если вы считываете или обнуляете этот счетчик ровно в тот момент, когда приходит новое событие, которое надо посчитать. Тут возникает множество рисков и странного поведения счетчика. ... Читать дальше »

375

0

Чуть больше преимуществ для наших патронов на Patreon

Последние статьи нашего сообщества

Есть мнение

InnovateFPGA: как конъюнктура и следование ложным трендам угробили один из лучших конкурсов по разработке на ПЛИС

Подробнее

Общее

Сага о светодиодах. Часть 2. Разделяй и управляй

Подробнее

Общее

Сага о светодиодах

Подробнее

Общее

Основы статического временного анализа. Часть 3: Source Synchronous Input Delay Constraint.

Подробнее

Познавательное

Что внутри ПЛИС или то, о чем не говорят в обучающих видео

Подробнее

Общее

Основы статического временного анализа. Часть 2.2: System Synchronous Output Delay Constraint.

Подробнее

Познавательное

Технология встроенных FPGA (eFPGA): прошлое настоящее и будущее

Подробнее

VHDL

Реализация базовых компонентов ЦОС: КИХ фильтр

Подробнее

Общее

Основы статического временного анализа. Часть 2.1: System Synchronous Input Delay Constraint.

Подробнее
Все статьи

Календарь актуальных событий и мероприятий

Мероприятия (состоится )

UzE-TechExpo 2022 – пилотная выставка электротехнической промышленности

Подробнее

Мероприятия (состоится )

Российская неделя высоких технологий и выставка Связь - 2022

Подробнее

Мероприятия (состоится 6-7 апр 2022)

VIII Всероссийская конференция Технологии разработки и отладки сложных технических систем

Подробнее

Мероприятия (состоится )

Премия Electronica

Подробнее

Вебинар (состоится )

Использование Catapult HLS для SW/HW разработки микросхемы ИИ ускорителя в Harvard University

Подробнее

Вебинар (состоится )

Вебинар: Common Mistakes in VHDL 26.01.2022

Подробнее

Мероприятия (состоится )

Семинар «Kria KV260 Vision AI Starter Kit & System-on-Module»

Подробнее

Вебинар (состоится )

Введение в Questa Lint и Questa CDC для разработчиков

Подробнее

Вебинар (состоится )

Xilinx Technologies for New Space / Space 2.0

Подробнее

Вебинар (состоится 15-дек-2021)

Повышаем качество RTL кода

Подробнее
Все предстоящие события

Объявления

Ищу сотрудников

Вакансия: FPGA-разработчик в компанию Antilatency (Лимасол, Кипр)

Подробнее

Набираю команду

Вакансия Ведущий/Старший инженер-верификатор

Подробнее

Ищу сотрудников

Инженер разработчик ПЛИС / FPGA developer / Инженер – электроник

Подробнее

Ищу сотрудников

Инженер-программист (FPGA/RTL) (Middle/Senior) (Pulsar) (Литва) (Релокация в Вильнюс)

Подробнее

Ищу сотрудников

Ищем начинающих ПЛИСоводов для тестирования компонентов

Подробнее

Ищу сотрудников

Ведущий разработчик FPGA

Подробнее

Ищу сотрудников

Вакансия: Старший FPGA/RTL Инженер

Подробнее

Ищу сотрудников

FPGA-программист в компанию Микран, г. Томск

Подробнее

Ищу сотрудников

Senior FPGA and Firmware Engineer position in Zurich, Switzerland

Подробнее

Ищу сотрудников

Вакансия в Интел - FPGA and ASIC engineer

Подробнее
Все объявления

FPGA-Systems – это живое, постоянно обновляемое и растущее сообщество.
Хочешь быть в курсе всех новостей и актуальных событий в области?
Подпишись на рассылку

ePN