Повышаем качество RTL кода
Проектирование электроники, процесс итеративный, требующий постоянной верификации. В случае разработки микросхем или сложнофункциональных (СФ) блоков, ошибки могут приводить к многомиллионным затратам на перевыпуск в кремнии или исправлению багов в серийно выпускаемом изделии. Очевидным методом сокращения подобных издержек и снижением нагрузки на конечные этапы верификации, является выявление потенциальных ошибок непосредственно в RTL коде, еще до этапа создания тестового окружения.
Questa Design Solutions (QDS) - это автоматизированный и интегрированный набор инструментов верификации и улучшения качества RTL кода. Инструменты САПР, входящие в состав QDS, анализируют код на ранней стадии проекта, пока цена ошибки еще невелика и ее проще всего исправить. Как итог, повышается эффективность и предсказуемость дальнейших этапов разработки.
На вебинаре, мы расскажем и покажем вам пути более глубокого освоения инструментов статического анализа кода пакета QDS, таких как:
Целевая аудитория: инженеры-разработчики ASIC, инженеры-разработчики RTL, инженеры-разработчики FPGA
Вебинар состоится в среду 15 декабря 2021
Начало в 12:00 по Москве
