Обзор научных работ, связанных с FPGA
Это обзор интересных научных статей, в которых были использованы технологии FPGA. Данный обзор служит как источником вдохновения по применению ПЛИС, интересным чтивом и быть может даже ответами на какие-то вопросы.
Погнали.
USB Transceiver With a Serial Interface Engine and FIFO Queue for Efficient FPGA-to-FPGA Communication G. Sung, L. Tung, H. Wang and J. Lin, IEEE Access, vol. 8, pp. 69788-69799, 2020 (doi)
Авторы статьи занимаются разработкой USB на ПЛИС, добавив туда Serial Interface Engine (SIE) с использованием Verilog HDL. На плате DE2-70 (Cyclone II) были реализованы различные блоки, широко описанные в статье (FIFO, CRC5, CRC16 и др.), проведено моделирование и продемонстрированы результаты моделирования. В целом достойная работа, но что особенно крутое - после всех проверок они не остановились и сделали ASIC на 0.18µm CMOS технологии. В отличие от предшественников данная разработка хотя и занимает больше вентилей, однако, обещает гарантировать корректность передачи данных, низкое потребление энергии, малые размеры и малые задержки.
Код авторы выложили в открытый доступ: https://github.com/Yan-Zhang-Yi/source_code
FPGA Accelerated FPGA Placement S. Dhar, L. Singhal, M. Iyer and D. Pan, 2019 29th International Conference on Field Programmable Logic and Applications (FPL), Barcelona, Spain, 2019, pp. 404-410 (doi)
Наверное каждый FPGA-разработчик задумывался: вот бы ускорить разводку ПЛИС... с помощью ПЛИС! Авторы из Техаса решили подступиться к этой идее, начав с операции placement(размещение). В статье рассказывается о некоторых внутренностях placer-ов, демонстрируя математику процесса и цепочку вычислений в ЦПУ. Разобравшись с особенностями, авторы перенесли часть вычислений в ПЛИС и на бенчмарках из ISPD Contest 2016 продемонстрировали солидный прирост производительности, заявляя, что ускорили весь процесс размещения (placement) в 2 раза.
VTR 8: High-performance CAD and Customizable FPGA Architecture Modelling. Kevin E. Murray, Oleg Petelin, Sheng Zhong et.al, ACM Trans. Reconfigurable Technol. Syst. 13, 2, Article 9 (June 2020) (doi)
Разработка на ПЛИС сложна. Но еще сложнее разрабатывать архитектуру ПЛИС. Авторы статьи разработали проект под названием VTR - по их заявлениям он поможет пройти путь разработки эффективнее. В рамках проекта представлен набор полезных инструментов, при помощи которых можно не только создать и верифицировать новую архитектуру, но так же предоставляет возможность дополнять верификацию и разработку.
Код авторы выложили в открытый доступ: https://github.com/verilog-to-routing/vtr-verilog-to-routing
Hadoop ZedBoard cluster with GZIP compression FPGA acceleration O. Plugariu, L. Petrica, R. Pirea and R. Hobincu, 2019 11th International Conference on Electronics, Computers and Artificial Intelligence (ECAI), Pitesti, Romania, 2019, pp. 1-5 (doi)
Продолжая вопрос ускорения - в данном документа авторы описывают реализацию Hadoop кластера на базе ZedBoard, в котором утилиту сжатия GZIP вынесли на FPGA-часть. В итоге, немного попотев (а именно написав ядро GZIP, реализовав взаимодействие с ARM по Xillybus и переписав Zlib), было получено ускорение почти в два раза при этом еще и сохранить энергоэффективность.
Код авторы выложили в открытый доступ: https://gitlab.dcae.pub.ro/research/FPGA-GZip
Monobit Wideband Receiver with Integrated Dithering in FPGA D. Pritsker and C. Cheung, 2019 IEEE 27th Annual International Symposium on Field-Programmable Custom Computing Machines (FCCM), San Diego, CA, USA, 2019, pp. 332-332(doi)
В данной статье авторы возвращаются к довольно не новой теме - а именно АЦП на ножке ПЛИС. Однако, на сей раз речь идет о высоких частотах и не просто ножке - в статье рассматривают возможность реализации АЦП на трансиверах в ПЛИС.А чтобы убрать пики нечетных гармоник еще и подмешивают шум (dithering). Результат: 20dB SNR на приемнике в Stratix-V GT, сконфигурированном на 25Gsps.
The FOS (FPGA Operating System) Demo A. Vaishnav, K. D. Pham, K. Manev and D. Koch, 2019 29th International Conference on Field Programmable Logic and Applications (FPL), Barcelona, Spain, 2019, pp. 429-429 (doi)
Еще один доклад со всемирно известной конференции FPL. Авторы предлагают концепцию операционной системы для ПЛИС. Вот как авторы видят проблему (вольный перевод):
Одна из проблем, которую мы видим - это то, что аппаратные ускорители не могут быть применены с той гибкостью, что доступна в FPGA <...>. Это скорее представляет собой перепрограммируемый ASIC, нежели гибкую перепрограммируемую аппаратную платформу.
В статье кратко описано демо на базе платы ULTRA96 (Xilinx).
Код авторы выложили в открытый доступ: https://github.com/FPGA-Research-Manchester/fos
Еще есть очень свежая статья A Self-Compilation Flow Demo on FOS – The FPGA Operating System, но её пока в полном варианте не нашел, но вот что пишут в абстракте:
In this demo, we show a self-compilation system supporting a user-friendly Jupyter Notebook GUI and multi-tenancy use of the FPGA for educational purposes. From a user perspective, this system compiles accelerators at run-time directly on the ARM CPU without any involvement of the vendor tools. The final bitstreams then execute on the FPGA fabric using PR.
Limago: An FPGA-Based Open-Source 100 GbE TCP/IP Stack M. Ruiz, D. Sidler, G. Sutter, G. Alonso and S. López-Buedo, 2019 29th International Conference on Field Programmable Logic and Applications (FPL), Barcelona, Spain, 2019, pp. 286-292(doi)
Без лишних слов - просто статья про 100GbE TCP/IP. Ссылка на репозиторий авторов: https://github.com/hpcn-uam/100G-fpga-network-stack-core/
Вместо заключения
В различных научных журналах пишется обширное количество статей, в которых авторы активно используют FPGA для своих задач. Однако, среди таких статей можно найти и более приземистые по сравнению с представленными в обзоре, например, Design and Implementation of FPGA based Vending Machine for Integrated Circuit (IC), где авторы реализуют на чипе Artix-7 автомат по продаже содовой в метрополитене.
