Статьи из категории: Общее

Разделы сайта

Новости Статьи Доска объявлений

Телеграм чат Live

Выберите категорию

Познавательное [18]

Аналитика и обзоры [7]

Аналитические и обзорные статьи по новым технологиям

Интерфейсы [4]

Реализация различных интерфейсов на ПЛИС

Общее [18]

Общие вопросы, не зависящие от производителя ПЛИС

Инструкции к сайту [4]

Инструкции к действиям на сайте

Есть мнение [1]

Ваши личные впечатления и развернутые отзывы о событиях и железяках из мира FPGA

Объявления

Случайные статьи

Vivado tcl Xilinx конференция вебинар dsp вакансия работа москва AI lattice intel systemverilog microblaze PUF Intel FPGA CNN VHDL семинар FPGA Questa Simulink Synopsys zynq-7000 zynqhw Versal cdc MIPI sp701 verilog Altera обучение hls Zynq Minized тренинг ACAP arty воркшоп netlist ПЛИС Verification hdl zcu104 pynq efpga Ethernet agilex Achronix Alveo отладочные платы spartan-7 adam taylor aldec sta static timing analysis временянки статический временной анализ vitis spi #RTL ultra96 microchip polarfire gowin ии ML #Verilog silexica asic profpga microsemi risc-v Arm uvm Vitis AI Python нейронные сети #syntacore #RISC-V microzed MATLAB efinix Linux oneapi Ultrascale верификация Отладка машинное обучение soc Начинающим СТРИМ RTL plc2 #ASIC quicklogic Git altera fpga цос Clock

Статистика

Онлайн всего: 2

Гостей: 2

Пользователей: 0

Страницы : 1 2 3 »

К формальной проверке

Ещё один пример формальной проверки с SymbiYosys.

1743

sta, Clock, статический временной анализ, static timing analysis, Xilinx, временянки, multicycle path constraint, Vivado

Основы статического временного анализа. Часть 6: Multicycle Path Constraint.

В статье продемонстрирована возможность изменения положения запускающих и защёлкивающих фронтов при передаче данных между тактовыми доменами. Показаны несколько практических примеров использования команды set_multicycle_path.

2235

Демистификация сбросов: синхронные, асинхронные и другие соображения по проектированию... Часть 1

В статье рассматриваются некоторые аспекты важности правильного планирования и применения сброса

2326

статический временной анализ, Xilinx, Clock, false path constraint, временянки, static timing analysis, sta, Vivado

Основы статического временного анализа. Часть 5: False Path Constraint.

В статье представлен временной анализ передачи сигналов между двумя тактовыми доменами. Показано несколько способов исключения путей из временного анализа. Рассмотрены инструменты Vivado, предназначенные для проверки корректности передачи данных между тактовыми доменами.

3030

Vivado, статический временной анализ, static timing analysis, Xilinx, Clock, sta, output delay constraint, временянки

Основы статического временного анализа. Часть 4: Source Synchronous Output Delay Constraint.

В статье представлен временной анализ передачи сигналов из FPGA во внешнее устройство. Рассмотрены теоретические основы анализа для двух возможных случаев приема данных: по текущему и следующему фронту тактового сигнала. Разобраны практические примеры создания временных ограничений. Показан способ решения проблемы с временными ограничениями по Setup за счет инвертирования тактового сигнала и использования ODDR триггера.

3476

Сага о светодиодах. Часть 3. Ведомая сторона.

Продолжение. Рассмотрена ведомая сторона I2C

1334

Сага о светодиодах. Часть 2. Разделяй и управляй

Это продолжение моего пути. Представлена часть 2 из раздела "Сага о светодиодах"

2304

Чуть больше преимуществ для наших патронов на boosty

Разделы сайта

Телеграм чат Live

Выберите категорию

Объявления

FPGA карточки

Инженер по верификации

Вакансия разработчик FPGA

Разработчик FPGA (ПЛИС) Senior

RTL designer

Разработаю проекты ПЛИС, напишу программы для микроконтроллеров, разработаю схемотехнику

FPGA программист

FPGA разработчик

Продам FMC-loopback, PCIe-loopback

Требуется Инженер-разработчик (FPGA) для разработки нового продукта

Случайные статьи

Xilinx VERSAL: монстр с NoC'ом

01 Minized: Материалы и тренинги

SP701 + PCAM-5C + 15 Минут+ VITIS = Easy MIPI на FPGA

Сага о светодиодах. Часть 3. Ведомая сторона.

Распутываем виртуальные методы в SystemVerilog

Заметка о проблеме с контроллером памяти LPDDR2 Xilinx 7 Series MIS

Читаем ДНК ПЛИС (Часть 2)

Асинхронный и синхронный сброс: Методы проектирования - часть вторая (разделы 1, 2, 3)

Что нового в VHDL 2019?

Статическое в SystemVerilog

Статистика

Статьи из категории: Общее

Последние статьи нашего сообщества

Xilinx AXI Stream DMA

К формальной проверке

ZYNQ SW: EBAZ4205: часть 4 (Vivado 2023)

ZYNQ HW: EBAZ4205: часть 3 (Vivado 2023)

Найдено 9-ое число Дедекинда и, как вы наверное догадываетесь, не без помощи FPGA

Формальная верификация с SymbiYosys

Сага о светодиодах. Часть 4.

Запуск симуляции IP-ядер фирмы GoWiN

QuickSilicon: платформа с задачами на разработку RTL

FPGA openSource tools

Календарь актуальных событий и мероприятий

Вебинар (состоится )

Clock Domain Crossing

Вебинар (состоится )

Статическая и динамическая верификация CDC для IP-блоков на основе AXI4 Stream

Вебинар (состоится )

Разработка и развитие Verilog и SystemVerilog

Мероприятия (состоится )

Глава РАН провёл сессию о государственной политике в сфере электроники

Мероприятия (состоится )

Президент РАН Геннадий Красников открыл юбилейный форум «Микроэлектроника 2024»

Мероприятия (состоится )

Юбилейный Российский форум «Микроэлектроника 2024»: 10 лет развития и успеха!

Вебинар (состоится )

Ускорение разработки на SoC и FPGA с помощью Vitis™ Model Composer и Vivado™ Design Suite

Мероприятия (состоится )

ПРЕДКОНФЕРЕНЦИИ РОССИЙСКОГО ФОРУМА МИКРОЭЛЕКТРОНИКА 2023

Вебинар (состоится )

GOWIN Semiconductor приглашает на вебинар по i3c .

Мероприятия (состоится )

Российский форум «Микроэлектроника» - межотраслевая площадка для общения специалистов в области разработки, поставки и применения ЭКБ и РЭС

Объявления

FPGA карточки

Инженер по верификации

Вакансия разработчик FPGA

Разработчик FPGA (ПЛИС) Senior

RTL designer

Разработаю проекты ПЛИС, напишу программы для микроконтроллеров, разработаю схемотехнику

FPGA программист

FPGA разработчик

Продам FMC-loopback, PCIe-loopback

Требуется Инженер-разработчик (FPGA) для разработки нового продукта