Выберите категорию
| Познавательное [13] |
|
Аналитика и обзоры
[7]
Аналитические и обзорные статьи по новым технологиям
|
|
Интерфейсы
[4]
Реализация различных интерфейсов на ПЛИС
|
|
Общее
[14]
Общие вопросы, не зависящие от производителя ПЛИС
|
|
Инструкции к сайту
[4]
Инструкции к действиям на сайте
|
|
Есть мнение
[1]
Ваши личные впечатления и развернутые отзывы о событиях и железяках из мира FPGA
|
Объявления
Случайные статьи
Познавательное
Искусство отладки FPGA: как сократить срок тестирования за счет грамотной разработки
Подробнее
High Level Synthesis
Разработка IP-блока с помощью инструментов высокоуровнего синтеза: HLS Часть 3
Подробнее
Аналитика и обзоры
Пролог: Исследование Функциональной Верификации Исследовательской Группы Уилсона 2020 Года
Подробнее
Microblaze
Разработка процессорной системы на базе софт-процессора MicroBlaze в среде Xilinx Vivado IDE/HLx. Часть 1.
Подробнее
Статистика
Статьи из категории: Общее
Категория:Общее
Основы статического временного анализа. Часть 4: Source Synchronous Output Delay Constraint.
В статье представлен временной анализ передачи сигналов из FPGA во внешнее устройство. Рассмотрены теоретические основы анализа для двух возможных случаев приема данных: по текущему и следующему фронту тактового сигнала. Разобраны практические примеры создания временных ограничений. Показан способ решения проблемы с временными ограничениями по Setup за счет инвертирования тактового сигнала и использования ODDR триггера.
689
Сага о светодиодах. Часть 2. Разделяй и управляй
Это продолжение моего пути. Представлена часть 2 из раздела "Сага о светодиодах"
694
0
Сага о светодиодах
Начало пути. Представлены материалы исследования поведения языка Verilog при моделировании простых схем, а также небольшие отступления в стандарт языка Verilog.
999
0
Основы статического временного анализа. Часть 3: Source Synchronous Input Delay Constraint.
В статье представлен временной анализ передачи сигналов в FPGA из внешнего устройства. Рассмотрены теоретические основы анализа для трех различных вариантов выравнивания данных относительно тактового сигнала. Также разобраны два практических примера создания временных ограничений.
1815
0
Что внутри ПЛИС или то, о чем не говорят в обучающих видео
LUT-Привет!
Часто в роликах на ютубе или в различных статьях о том «Что же такое ПЛИС?» приводят одну и ту же концепцию ее построения, то есть ПЛИС изображают как набор конфигурируемых логических блоков, соединенных между собой матрицей соединений или интерконнектами.
С одной стороны, это верно, именно так и устроены самые простые представители программируемых логических микросхем, но сегодня ПЛИС – это нечто более сложное и в рамках этой статьи мы разберемся из чего же на самом деле состоят современные FPGA.
3917
0
Основы статического временного анализа. Часть 2.2: System Synchronous Output Delay Constraint.
Статья является продолжением серии статей по временным ограничениям в FPGA. Главная цель – познакомить начинающих разработчиков с основами статического временного анализа. Далее будет рассмотрен анализ передачи данных из FPGA во внешнее устройство и показано два способа создания ограничений для выходных сигналов.
2286
6
0