Выберите категорию
| Xilinx SDK [2] Все по работе с Xilinx SDK |
| Xilinx Vivado [9] Всё по работе с Vivado |
| Vivado reports [4] Отчеты Vivado и TCL команды report_* |
| Microblaze [6] Основы работы с Microblaze |
| Xilinx primitives [3] Аппаратные примитивы FPGA Xilinx |
| Видеоуроки [21] |
| High Level Synthesis [6] Инструменты высокоуровнего синтеза от Xilinx - HLS - High Level Synthesis |
| FPGA начального уровня: PUF [12] Небольшая серия видеоуроков (на русском), в которой на несложном Hello PUF проекте демонстрируется минимум, который необходим современному разработчику на плис, пускай даже и начального уровня. В курсе есть: 1. Работа в Vivado 2. Разработка кода на VHDL и Verilog 3. Использование атрибутов синтеза 4. Сборка софт-процессорной системы на базе MicroBlaze 5. Создание проектных ограничений 6. Работа с Tcl консолью и создание скрипта на Tcl 7. Работа в SDK и разработка C кода для софт-процессорной системы 8. Подключение и отладка проекта с использованием ILA Поскольку курс закончился и проект был завершён, выкладываю его здесь. Надеюсь начинающим пригодится. |
| Zynq-7000 [11] Осваиваем работу с системой на кристалле Zynq-7000 |
| Среды разработки [0] Vivado, SDK, SDAccel, SDSoC, VITIS и тд. |
| Отладочные платы [0] Отладочные платы на FPGA/SoC компании Xilinx |
| СнК и софт процессоры [0] Zynq, MicroBlaze, PicoBlaze, Arm Cortex-Mx |
| Прочее [4] Другие статьи по Xilinx |
Объявления
Случайные статьи
High Level Synthesis
Основы AXI часть 7 - Подключение к PS с помощью AXI4-Lite и Vitis HLS
Подробнее
High Level Synthesis
Разработка IP-блока с помощью инструментов высокоуровнего синтеза: HLS Часть 3
Подробнее
Статистика
Статьи из категории: Xilinx primitives
Категория:Xilinx primitives
Интерфейсы :: SPI :: Часть 2:: Варианты реализации
Продолжаем работу над проектом по развёртыванию интерфейса SPI на ПЛИС. Сегодня мы с Вами обсудим варианты реализации интерфейса.
4372
Читаем ДНК ПЛИС (Часть 1)
В этой статье рассмотрен аппаратный блок DNA_PORT ПЛИС Xilinx, который хранит уникальный номер FPGA, способный помочь Вам защитить Ваши проекты от копирования и вести учёт версий и отдельных копий прошивки. Использованный демонстрационный проект собран с помощью IP Integrator, который, начиная с версии Vivado 2017.1, поддерживает схемотехническое соединение модулей, написанных на SystemVerilog, Verilog и VHDL. Приведены полное описание модуля DNA_PORT, пошаговая инструкция по сборке проекта, результаты его поведенческого моделирования и аппаратной проверки, выполненной с помощью Logic Analyzer.
6161
0
0