Статьи из категории: FPGA начального уровня: PUF

Небольшая серия видеоуроков (на русском), в которой на несложном Hello PUF проекте демонстрируется минимум, который необходим современному разработчику на плис, пускай даже и начального уровня. В курсе есть: 1. Работа в Vivado 2. Разработка кода на VHDL и Verilog 3. Использование атрибутов синтеза 4. Сборка софт-процессорной системы на базе MicroBlaze 5. Создание проектных ограничений 6. Работа с Tcl консолью и создание скрипта на Tcl 7. Работа в SDK и разработка C кода для софт-процессорной системы 8. Подключение и отладка проекта с использованием ILA Поскольку курс закончился и проект был завершён, выкладываю его здесь. Надеюсь начинающим пригодится.

Материалов: 12

Показано: 1-10

Категория:FPGA начального уровня: PUF

Страницы : 1 2 »

FPGA начального уровня :: Часть 8.2 :: Отладка и запуск PUF

Сегодня мы с Вами напишем код для нашей процессорной системы и запустим нашу фнкф. Если у Вас есть вопрос, идея или вы хотите помочь в развитии проекта статьей, видео или поделиться опытом с начинающими FPGA разработчиками, то оставляйте свои предложения в комментариях под видео, на нашем сайте http://fpga-systems.ru или присылайте их на наш почтовый ящик fpga-systems@yandex.ru.

427

0

FPGA начального уровня :: Часть 8.1 :: С код для MicroBlaze

Мы продолжаем курс лекций по проектированию на FPGA для разработчиков начального уровня. Сегодня мы с Вами напишем код для нашей процессорной системы и запустим нашу фнкф. Если у Вас есть вопрос, идея или вы хотите помочь в развитии проекта статьей, видео или поделиться опытом с начинающими FPGA разработчиками, то оставляйте свои предложения в комментариях под видео, на нашем сайте http://fpga-systems.ru или присылайте их на наш почтовый ящик fpga-systems@yandex.ru.

383

0

FPGA начального уровня :: Часть 7 :: Подготовка к отладке

Здравствуйте друзья. С вами проект http://fpga-systems.ru. Мы продолжаем курс лекций по проектированию на FPGA для разработчиков начального уровня.
Сегодня мы с Вами дополним наш проект специализированными модулями, которые позволят производить мониторинг сигналов внутри плис и помогут нам при отладке нашего проекта.

Если у Вас есть вопрос, идея или вы хотите помочь в развитии проекта статьей, видео или поделиться опытом с начинающими FPGA разработчиками, то оставляйте свои предложения в комментариях под видео, на нашем сайте http://fpga-systems.ru или присылайте их на наш почтовый ящик fpga-systems@yandex.ru.

506

0

FPGA начального уровня :: Часть 6 :: Размещение PUF

Здравствуйте друзья. С вами проект http://fpga-systems.ru. Мы продолжаем курс лекций по проектированию на FPGA для разработчиков начального уровня. 
Сегодня мы с Вами напишем скрипт, который сгенерирует нам ограничения на размещения физически неклонируемой функции на кристалле

Если у Вас есть вопрос, идея или  вы хотите помочь в развитии проекта статьей, видео или поделиться опытом с начинающими FPGA разработчиками, то оставляйте свои предложения в комментариях под видео, на нашем сайте http://fpga-systems.ru или присылайте их на наш почтовый ящик fpga-systems@yandex.ru.

Группа в Facebook: https://www.facebook.com/groups/fpgasystems.ru
Следите за выходом новых видео на канале в Telegram FPGA-Systems.ru Events
https://t.me/Powered_by_KeisN13_events 



Обсуждайте в чате Telegram FPGA-Systems.ru
https://t.me/Powered_by_KeisN13 
 

413

0

FPGA начального уровня :: Часть 5.2 :: Основы Tcl

Здравствуйте друзья. С вами проект http://fpga-systems.ru. Мы продолжаем курс лекций по проектированию на FPGA для разработчиков начального уровня. Сегодня мы с Вами познакомимся с языком Tcl.
Если у Вас есть вопрос, идея или вы хотите помочь в развитии проекта статьей, видео или поделиться опытом с начинающими FPGA разработчиками, то оставляйте свои предложения в комментариях под видео, на нашем сайте http://fpga-systems.ru или присылайте их на наш почтовый ящик fpga-systems@yandex.ru.

Группа в Facebook

Следите за выходом новых видео на канале в Telegram FPGA-Systems.ru Events https://t.me/Powered_by_KeisN13_events

Обсуждайте в чате Telegram FPGA-Systems.ru
https://t.me/Powered_by_KeisN13

690

0

FPGA начального уровня :: Часть 5.1 :: Подключение портов к ножкам ПЛИС и размещение проекта на кристалле

Здравствуйте друзья. С вами проект http://fpga-systems.ru. Мы продолжаем курс лекций по проектированию на FPGA для разработчиков начального уровня. Сегодня мы с Вами приступим с размещению нашего проекта на кристалле и привязке ножек нашей ПЛИС к портам модуля верхнего уровня нашего проекта.


Ссылки на документацию см. ниже
 

1096

0

FPGA начального уровня :: Часть 4 :: Сборка процессорной системы на MicroBlaze

Здравствуйте друзья. С вами проект FPGA-Systems.ru. Мы продолжаем курс лекций по проектированию на FPGA для разработчиков начального уровня. Сегодня, в 4-ой части нашего видеокурса, мы с Вами приступим с сборке процессорной системы на базе софт процессора MicroBlaze, а также объединим его с нашей разработанной физически неклонируемой функцией Arbiter PUF.

839

0

FPGA начального уровня :: Часть 3.3 :: Разработка PUF на HDL


Здравствуйте друзья. C вами проект http://fpga-systems.ru. Мы продолжаем курс по проектированию на FPGA для разработчиков начального уровня. В этом видео мы продолжаем разрабатывать HDL код для физически неклонируемой функции Arbiter PUF. Сегодня мы спроектируем D-триггер и разработаем проект верхнего уровня для Arbiter PUF. Несмотря на то, что это видео является заключительным видео третьей части, не стоит расслабляться, поскольку это всего лишь не более 20 процентов от всего проекта. Нам ещё многое предстоит сделать и многому научиться.



Следите за выходом новых видео на канале в Telegram
FPGA-Systems.ru Events
https://t.me/Powered_by_KeisN13_events

Обсуждайте в чате Telegram FPGA-Systems.ru
https://t.me/Powered_by_KeisN13

701

0

FPGA начального уровня :: Часть 3.2 :: Разработка PUF на HDL

В этом видео мы продолжаем разрабатывать HDL код для физически неклонируемой функции Arbiter PUF. Сегодня мы спроектируем линию задержки, основой которой послужит разработанный на прошлом занятии мультиплексор.

848

0

FPGA начального уровня :: Часть 3.1 :: Разработка PUF на HDL

Здравствуйте друзья. C вами проект http://fpga-systems.ru. Мы продолжаем курс по проектированию на FPGA для разработчиков начального уровня.

В этом видео мы приступаем к разработке HDL кода и реализуем один из самых простых компонентов Arbiter PUF - мультиплексор. 
Мы подробно проходим по каждому этапу проектирования: начиная от создания каталога и проекта в среде Xilinx Vivado и заканчивая анализом результатов синтеза.
Разработка ведется как на VHDL так и на Verilog, поэтому ни кто не останется в обиде. В целом всё очень схоже, в чём Вы сами сможете убедиться.

658

0

Последние статьи нашего сообщества

High Level Synthesis

Основы AXI часть 7 - Подключение к PS с помощью AXI4-Lite и Vitis HLS

Подробнее

Xilinx Vivado

Vivado Quality of Result (Перевод статьи MicroZed Chronicles)

Подробнее

High Level Synthesis

Основы AXI часть 6 – Введение в AXI4-Lite в Vitis HLS (часть 1)

Подробнее

High Level Synthesis

Сможет ли HLS код побить HDL по производительности?

Подробнее

Vunit

Проведение тестирования проекта с помощью VUnit

Подробнее

Познавательное

Разработка на FPGA – Хорошая, плохая и отторгающая

Подробнее

Microblaze

Создание многопроцессорной системы в Vitis: Zynq + MicroBlaze

Подробнее

Обзор

Китай, GOWIN, АО "Восток", ПЛИС - лучше меньше, да лучше!

Подробнее

Среды разработки

Создание пользовательского IP-ядра в Qsys/Platform Designer

Подробнее
Все статьи

Календарь актуальных событий и мероприятий

Вебинар (состоится 28.10.2020)

Написание структурированных тестбенчей на VHDL

Подробнее

Вебинар (состоится 17-19.11.2020)

Виртуальная конференция 'Функциональная безопасность'

Подробнее

Вебинар (состоится )

Вебинар: презентация HLS решений для ASIC/FPGA от компании Silexica

Подробнее

Вебинар (состоится 20.10.2020)

Вебинар: продукция компании GoWin

Подробнее

Вебинар (состоится )

Вебинар: Констрейнты и рекомендации по проектированию для FPGA от Synopsys

Подробнее

Вебинар (состоится )

Верификация IP-ядра PCIe в FPGA-симуляторе Riviera-PRO

Подробнее

Вебинар (состоится )

Вебинар: Введение в решения по машинному обучению от Gowin

Подробнее

Вебинар (состоится )

Вебинар: Построение систем видеообработки на ПЛИС Intel

Подробнее

Вебинар (состоится )

Онлайн конференция: CadenceCONNECT

Подробнее

Вебинар (состоится )

Вебинар: Презентация инструментов для верификации процессорных ядер на базе RISC-V

Подробнее
Все предстоящие события

FPGA-Systems – это живое, постоянно обновляемое и растущее сообщество.
Хочешь быть в курсе всех новостей и актуальных событий в области?
Подпишись на рассылку