Выберите категорию
|
C/C++/OpenCL
[0]
C/C++/OpenCL
|
| TCL [3] |
| VHDL [4] |
| SystemVerilog [6] |
| Verilog [3] |
Объявления
Случайные статьи
High Level Synthesis
Основы AXI часть 7 - Подключение к PS с помощью AXI4-Lite и Vitis HLS
Подробнее
Статистика
Статьи из категории: SystemVerilog
Категория:SystemVerilog
Распутываем виртуальные методы в SystemVerilog
В статье рассматривается работа виртуальных методов в SystemVerilog. Текст расчитан как на людей с базовыми познаниями в ООП. Впрочем, и более опытные инженеры, быть может, найдут для себя интересные примеры.
6129
Реализация базовых компонентов ЦОС: КИХ фильтр
В данной статье рассматриваются особенности реализации одного из базовых компонентов цифровой обработки сигналов – фильтра с конечной импульсной характеристикой
6293
2
Поточное вычисление двоичного логарифма
В статье рассматриваются варианты реализации поточного вычисления двоичного логарифма, приводятся результаты измерения точности и ресурсоёмкости для ПЛИС Artix-7 и синтезатора Vivado 2020.2. Было протестировано 3 алгоритма вычисления log2(x) с некоторыми вариациями.
6835
2
Статическое в SystemVerilog
В данной статье мы рассмотрим отличия статических и автоматических переменных и функций. Мы увидим, что понятие “статический” имеет различные значения для модулей и классов, разберёмся, почему это так, и научимся выбирать нужный нам вариант.
Говорить будем преимущественно о симуляции, а также рассмотрим один пример синтеза.
10708
8
UVM тест таблицы sin/cos
В данном руководстве описывается пример построения тестового окружения с использованием UVM для проверки компонента, описанного при помощи HDL.
В качестве тестируемого компонента (DUT) используется таблица синуса/косинуса, описанная на языке VHDL.
16843
6
Методика работы с Си модулями в симуляции стандартными средствами Vivado
Vivado и system Verilog позволяют разработчику использовать модули, написанные на Си. Данный метод называется DPI (Direct Programming Interface).
7162
0
0