Выберите категорию
|
C/C++/OpenCL
[0]
C/C++/OpenCL
|
| TCL [3] |
| VHDL [3] |
| SystemVerilog [2] |
| Verilog [2] |
Объявления
Случайные статьи
Видеоуроки
FPGA начального уровня :: Часть 5.1 :: Подключение портов к ножкам ПЛИС и размещение проекта на кристалле
Подробнее
Статистика
Онлайн всего: 2
Гостей: 2
Пользователей: 0
Статьи из категории: SystemVerilog
Категория:SystemVerilog
UVM тест таблицы sin/cos
В данном руководстве описывается пример построения тестового окружения с использованием UVM для проверки компонента, описанного при помощи HDL.
В качестве тестируемого компонента (DUT) используется таблица синуса/косинуса, описанная на языке VHDL.
4665
Методика работы с Си модулями в симуляции стандартными средствами Vivado
Vivado и system Verilog позволяют разработчику использовать модули, написанные на Си. Данный метод называется DPI (Direct Programming Interface).
4254
0
5