Выберите категорию
|
C/C++/OpenCL
[0]
C/C++/OpenCL
|
| TCL [3] |
| VHDL [4] |
| SystemVerilog [5] |
| Verilog [3] |
Объявления
Случайные статьи
High Level Synthesis
Разработка IP-блока с помощью инструментов высокоуровнего синтеза: HLS Часть 2
ПодробнееПознавательное
Асинхронный и синхронный сброс: Методы проектирования - часть вторая (раздел 5)
Подробнее
High Level Synthesis
Основы AXI часть 7 - Подключение к PS с помощью AXI4-Lite и Vitis HLS
ПодробнееСтатистика
Статьи из категории: SystemVerilog
Категория:SystemVerilog
Реализация базовых компонентов ЦОС: КИХ фильтр
В данной статье рассматриваются особенности реализации одного из базовых компонентов цифровой обработки сигналов – фильтра с конечной импульсной характеристикой
1518
Поточное вычисление двоичного логарифма
В статье рассматриваются варианты реализации поточного вычисления двоичного логарифма, приводятся результаты измерения точности и ресурсоёмкости для ПЛИС Artix-7 и синтезатора Vivado 2020.2. Было протестировано 3 алгоритма вычисления log2(x) с некоторыми вариациями.
1271
2
Статическое в SystemVerilog
В данной статье мы рассмотрим отличия статических и автоматических переменных и функций. Мы увидим, что понятие “статический” имеет различные значения для модулей и классов, разберёмся, почему это так, и научимся выбирать нужный нам вариант.
Говорить будем преимущественно о симуляции, а также рассмотрим один пример синтеза.
1616
1
UVM тест таблицы sin/cos
В данном руководстве описывается пример построения тестового окружения с использованием UVM для проверки компонента, описанного при помощи HDL.
В качестве тестируемого компонента (DUT) используется таблица синуса/косинуса, описанная на языке VHDL.
6188
5
Методика работы с Си модулями в симуляции стандартными средствами Vivado
Vivado и system Verilog позволяют разработчику использовать модули, написанные на Си. Данный метод называется DPI (Direct Programming Interface).
4747
0
2