Статьи из категории: Zynq-7000

Разделы сайта

Новости Статьи Доска объявлений

Телеграм чат Live

Выберите категорию

Xilinx SDK [2]

Все по работе с Xilinx SDK

Xilinx Vivado [14]

Всё по работе с Vivado

Vivado reports [4]

Отчеты Vivado и TCL команды report_*

Microblaze [6]

Основы работы с Microblaze

Xilinx primitives [4]

Аппаратные примитивы FPGA Xilinx

Видеоуроки [21]

High Level Synthesis [6]

Инструменты высокоуровнего синтеза от Xilinx - HLS - High Level Synthesis

FPGA начального уровня: PUF [12]

Небольшая серия видеоуроков (на русском), в которой на несложном Hello PUF проекте демонстрируется минимум, который необходим современному разработчику на плис, пускай даже и начального уровня. В курсе есть: 1. Работа в Vivado 2. Разработка кода на VHDL и Verilog 3. Использование атрибутов синтеза 4. Сборка софт-процессорной системы на базе MicroBlaze 5. Создание проектных ограничений 6. Работа с Tcl консолью и создание скрипта на Tcl 7. Работа в SDK и разработка C кода для софт-процессорной системы 8. Подключение и отладка проекта с использованием ILA Поскольку курс закончился и проект был завершён, выкладываю его здесь. Надеюсь начинающим пригодится.

Zynq-7000 [14]

Осваиваем работу с системой на кристалле Zynq-7000

Среды разработки [2]

Vivado, SDK, SDAccel, SDSoC, VITIS и тд.

Отладочные платы [0]

Отладочные платы на FPGA/SoC компании Xilinx

СнК и софт процессоры [0]

Zynq, MicroBlaze, PicoBlaze, Arm Cortex-Mx

Прочее [6]

Другие статьи по Xilinx

Объявления

Случайные статьи

Vivado tcl Xilinx конференция вебинар dsp вакансия работа москва AI lattice intel systemverilog microblaze PUF Intel FPGA CNN VHDL семинар FPGA Questa Simulink Synopsys zynq-7000 zynqhw Versal cdc MIPI sp701 verilog Altera обучение hls Zynq Minized тренинг ACAP arty воркшоп netlist ПЛИС Verification hdl zcu104 pynq efpga Ethernet agilex Achronix Alveo отладочные платы spartan-7 adam taylor aldec sta static timing analysis временянки статический временной анализ vitis spi #RTL ultra96 microchip polarfire gowin ии ML #Verilog silexica asic profpga microsemi risc-v Arm uvm Vitis AI Python нейронные сети #syntacore #RISC-V microzed MATLAB efinix Linux oneapi Ultrascale верификация Отладка машинное обучение soc Начинающим СТРИМ RTL plc2 #ASIC quicklogic Git altera fpga цос Clock

Статистика

Онлайн всего: 1

Гостей: 1

Пользователей: 0

Страницы : 1 2 »

ZYNQ SW: EBAZ4205: часть 4 (Vivado 2023)

Продолжение руководства по запуску платы EBAZ4205 на Vivado 2023.2

Начало в 3-й части

5131

ZYNQ HW: EBAZ4205: часть 3 (Vivado 2023)

Повторение туториала из Части №1, но и использованием версии Vivado 2023.2.
Повторение создание проекта Hello World с выводом текстовой строки в последовательный интерфейс UART, но на плате EBAZ4205. Для этого нужно будет учесть аппаратные особенности этой платы. Так же, отличием этого туториала является использование Vitis вместо более раннего варианта SDK.

5354

ebaz4205, HelloWorld, Zynq

ZYNQ SW: EBAZ4205: часть 2 (Vivado 2020)

Продолжение руководства по запуску платы EBAZ4205.

Начало в первой части

11266

HelloWorld, ebaz4205, Zynq

ZYNQ HW: EBAZ4205: Часть 1 (Vivado 2020)

Цель данного туториала - повторить создание проекта Hello World с выводом текстовой строки в последовательный интерфейс UART, но на плате EBAZ4205. Для этого нужно будет учесть аппаратные особенности этой платы. Так же, отличием этого туториала является использование Vitis вместо более раннего варианта SDK.

20205

Zynq, Vivado, Xilinx, vitis, microzed, microblaze, xsa

Создание многопроцессорной системы в Vitis: Zynq + MicroBlaze

Ранее мы рассматривали то, как мы можем использовать Vitis для встроенных систем на Zynq и Zynq MPSoC.
Другим важным аспектом Vitis является возможность создать платформенное решение, которое включает в себя различные элементы обработки в PS и даже в PL.
Сегодня мы рассмотрим, как мы можем использовать Vitis для разработки платформенного решения на Zynq, которое использует и Cortex A9 в PS, и MicroBlaze в PL. Нашей целевой платой будет MicroZed 7020.
Создание нового проекта
Первое, что нам нужно сделать, это создать новый проект, ориентированный на MicroZed 7020. После создания проекта следующим шагом будет создание блок-схемы и добавление в неё Zynq PS.

8194

Minized: ZynqHW : 07 : Лабораторная работа №3

Проходим туториалы по Zynq-7000. Третья лабораторная работа, в которой мы активируем дополнительные аппаратные контроллеры, имеющиеся в процессорной системе и проводим их беглое тестирование.

Важно: в виду определённых политических причин доступ к данному контенту может быть предоставлен только зарегистрированным пользователям. Пожалуйста войдите под своим аккаунтом или пройдите регистрацию. Это займет 10 секунд.

Ссылка на видео

Дополнительная информация:
Запрос платы: fpga-systems@yandex.ru (раздаем бесплатно)
Minized - http://zedboard.org/product/minized

Ссылка на оригинал: http://zedboard.org/support/trainings-and-videos

4877

zynq-7000, zynqhw, Minized

Minized: ZynqHW : 06 : Лекция №3

Проходим туториалы по Zynq-7000. Третья лекция посвящена краткому обзору встроенной периферии Zynq-7000 и ее особенностям.

Ссылка на видео

Дополнительная информация:
Запрос платы: fpga-systems@yandex.ru (раздаем бесплатно)
Minized - http://zedboard.org/product/minized

Ссылка на оригинал: http://zedboard.org/support/trainings-and-videos

2644

Чуть больше преимуществ для наших патронов на boosty

Разделы сайта

Телеграм чат Live

Выберите категорию

Объявления

FPGA карточки

Инженер по верификации

Вакансия разработчик FPGA

Разработчик FPGA (ПЛИС) Senior

RTL designer

Разработаю проекты ПЛИС, напишу программы для микроконтроллеров, разработаю схемотехнику

FPGA программист

FPGA разработчик

Продам FMC-loopback, PCIe-loopback

Требуется Инженер-разработчик (FPGA) для разработки нового продукта

Случайные статьи

01 Minized: Материалы и тренинги

FPGA начального уровня :: Часть 5.2 :: Основы Tcl

Статическое в SystemVerilog

Обзор отладок с FPGA :: SP701

Асинхронный и синхронный сброс: Методы проектирования - часть вторая (раздел 5)

Minized: ZynqHW : 06 : Лекция №3

Основы статического временного анализа. Часть 4: Source Synchronous Output Delay Constraint.

Сага о светодиодах. Часть 2. Разделяй и управляй

Сага о светодиодах. Часть 3. Ведомая сторона.

Xilinx AXI Stream DMA

Статистика

Статьи из категории: Zynq-7000

Последние статьи нашего сообщества

Xilinx AXI Stream DMA

К формальной проверке

ZYNQ SW: EBAZ4205: часть 4 (Vivado 2023)

ZYNQ HW: EBAZ4205: часть 3 (Vivado 2023)

Найдено 9-ое число Дедекинда и, как вы наверное догадываетесь, не без помощи FPGA

Формальная верификация с SymbiYosys

Сага о светодиодах. Часть 4.

Запуск симуляции IP-ядер фирмы GoWiN

QuickSilicon: платформа с задачами на разработку RTL

FPGA openSource tools

Календарь актуальных событий и мероприятий

Вебинар (состоится )

Clock Domain Crossing

Вебинар (состоится )

Статическая и динамическая верификация CDC для IP-блоков на основе AXI4 Stream

Вебинар (состоится )

Разработка и развитие Verilog и SystemVerilog

Мероприятия (состоится )

Глава РАН провёл сессию о государственной политике в сфере электроники

Мероприятия (состоится )

Президент РАН Геннадий Красников открыл юбилейный форум «Микроэлектроника 2024»

Мероприятия (состоится )

Юбилейный Российский форум «Микроэлектроника 2024»: 10 лет развития и успеха!

Вебинар (состоится )

Ускорение разработки на SoC и FPGA с помощью Vitis™ Model Composer и Vivado™ Design Suite

Мероприятия (состоится )

ПРЕДКОНФЕРЕНЦИИ РОССИЙСКОГО ФОРУМА МИКРОЭЛЕКТРОНИКА 2023

Вебинар (состоится )

GOWIN Semiconductor приглашает на вебинар по i3c .

Мероприятия (состоится )

Российский форум «Микроэлектроника» - межотраслевая площадка для общения специалистов в области разработки, поставки и применения ЭКБ и РЭС

Объявления

FPGA карточки

Инженер по верификации

Вакансия разработчик FPGA

Разработчик FPGA (ПЛИС) Senior

RTL designer

Разработаю проекты ПЛИС, напишу программы для микроконтроллеров, разработаю схемотехнику

FPGA программист

FPGA разработчик

Продам FMC-loopback, PCIe-loopback

Требуется Инженер-разработчик (FPGA) для разработки нового продукта