Каталог статей

Разделы сайта

Новости Статьи Доска объявлений

Телеграм чат Live

Выберите категорию

Разное [50]

Обзоры плат [5]

Xilinx [85]

Всё о работе с Xilinx

Intel/Altera [4]

Intel/Altera

Языки [16]

Lattice [0]

Lattice

Microchip/Microsemi [0]

Microchip/Microsemi

Отечественные [0]

Отечественные ПЛИС

FPGA-Systems Boards (FSB) [2]

Платы собственной разработки

GoWin [2]

Статьи по ПЛИС производителя GoWin

Полезные утилиты [1]

Различные сторонние фреймворки, упрощающие разработку на ПЛИС

Направление [11]

Объявления

Случайные статьи

Vivado tcl Xilinx конференция вебинар dsp вакансия работа москва AI lattice intel systemverilog microblaze PUF Intel FPGA CNN VHDL семинар FPGA Questa Simulink Synopsys zynq-7000 zynqhw Versal cdc MIPI sp701 verilog Altera обучение hls Zynq Minized тренинг ACAP arty воркшоп netlist ПЛИС Verification hdl zcu104 pynq efpga Ethernet agilex Achronix Alveo отладочные платы spartan-7 adam taylor aldec sta static timing analysis временянки статический временной анализ vitis ultra96 #RTL microchip polarfire gowin ии ML #Verilog silexica asic profpga microsemi risc-v Arm uvm Vitis AI Python нейронные сети #cores #ip #RISC-V #syntacore microzed MATLAB efinix Linux oneapi Ultrascale верификация Отладка машинное обучение soc Начинающим СТРИМ RTL plc2 quicklogic Git altera fpga цос Clock

Статистика

Онлайн всего: 1

Гостей: 1

Пользователей: 0

Страницы : « 1 2 3 4 ... 15 16 »

sta, Clock, статический временной анализ, static timing analysis, Xilinx, временянки, multicycle path constraint, Vivado

Основы статического временного анализа. Часть 6: Multicycle Path Constraint.

В статье продемонстрирована возможность изменения положения запускающих и защёлкивающих фронтов при передаче данных между тактовыми доменами. Показаны несколько практических примеров использования команды set_multicycle_path.

989

SystemRDL, RTL, регистровые карты, CSR

Долой RTL описание регистров! (перевод)

После почти трех десятилетий, проведенных в EDA бизнесе я до сих пор не могу понять причину, почему многие разработчики микросхем до сих пор продолжают описывать сложные регистровые карты (микросхемы, содержащие сотни регистров и тысячи полей регистров) вручную при помощи RTL. Если вы задаетесь этим же вопросом, то добро пожаловать под кат.

923

Распутываем виртуальные методы в SystemVerilog

В статье рассматривается работа виртуальных методов в SystemVerilog. Текст расчитан как на людей с базовыми познаниями в ООП. Впрочем, и более опытные инженеры, быть может, найдут для себя интересные примеры.

1528

Демистификация сбросов: синхронные, асинхронные и другие соображения по проектированию... Часть 1

В статье рассматриваются некоторые аспекты важности правильного планирования и применения сброса

1598

статический временной анализ, Xilinx, Clock, false path constraint, временянки, static timing analysis, sta, Vivado

Основы статического временного анализа. Часть 5: False Path Constraint.

В статье представлен временной анализ передачи сигналов между двумя тактовыми доменами. Показано несколько способов исключения путей из временного анализа. Рассмотрены инструменты Vivado, предназначенные для проверки корректности передачи данных между тактовыми доменами.

1413

Vivado, статический временной анализ, static timing analysis, Xilinx, Clock, sta, output delay constraint, временянки

Основы статического временного анализа. Часть 4: Source Synchronous Output Delay Constraint.

В статье представлен временной анализ передачи сигналов из FPGA во внешнее устройство. Рассмотрены теоретические основы анализа для двух возможных случаев приема данных: по текущему и следующему фронту тактового сигнала. Разобраны практические примеры создания временных ограничений. Показан способ решения проблемы с временными ограничениями по Setup за счет инвертирования тактового сигнала и использования ODDR триггера.

2023

Сага о светодиодах. Часть 3. Ведомая сторона.

Продолжение. Рассмотрена ведомая сторона I2C

961

Страницы : « 1 2 3 4 ... 15 16 »

Чуть больше преимуществ для наших патронов на boosty

Разделы сайта

Телеграм чат Live

Выберите категорию

Объявления

Разработчик для создания Нейропроцессора

Разработчик ПЛИС

Ведущий инженер разработчик RTL/ASIC

FPGA разработчик

Инженер-программист ПЛИС

Verification Engineer

SoC Verification Engineer

Вакансия RTL-разработчик (ASIC)

В поисках системного программиста по верификации в Yadro

Поиск сотрудника в отдел разработки программного обеспечения.

Случайные статьи

Minized: ZynqHW : 06 : Лекция №3

FPGA начального уровня :: Часть 3.3 :: Разработка PUF на HDL

Сага о светодиодах. Часть 2. Разделяй и управляй

Верификация проблем с пересечением тактовых сигналов в ПЛИС с помощью ALINT-PRO

Разработка на FPGA – Хорошая, плохая и отторгающая

UVM общие сведения и организация методологии

Разработка IP-блока с помощью инструментов высокоуровнего синтеза: HLS. Часть 1

Сага о светодиодах. Часть 4.

QuickSilicon: платформа с задачами на разработку RTL

Проведение тестирования проекта с помощью VUnit

Статистика

Статьи участников нашего сообщества

Последние статьи нашего сообщества

Найдено 9-ое число Дедекинда и, как вы наверное догадываетесь, не без помощи FPGA

Формальная верификация с SymbiYosys

Сага о светодиодах. Часть 4.

Запуск симуляции IP-ядер фирмы GoWiN

QuickSilicon: платформа с задачами на разработку RTL

FPGA openSource tools

Отслеживаем успехи верификации в Obsidian

Основы статического временного анализа. Часть 6: Multicycle Path Constraint.

Долой RTL описание регистров! (перевод)

Распутываем виртуальные методы в SystemVerilog

Календарь актуальных событий и мероприятий

Вебинар (состоится )

Ускорение разработки на SoC и FPGA с помощью Vitis™ Model Composer и Vivado™ Design Suite

Мероприятия (состоится )

ПРЕДКОНФЕРЕНЦИИ РОССИЙСКОГО ФОРУМА МИКРОЭЛЕКТРОНИКА 2023

Вебинар (состоится )

GOWIN Semiconductor приглашает на вебинар по i3c .

Мероприятия (состоится )

Российский форум «Микроэлектроника» - межотраслевая площадка для общения специалистов в области разработки, поставки и применения ЭКБ и РЭС

Вебинар (состоится )

Двухдневный семинар "Использование приложений видения с KRIA" (день 2)

Вебинар (состоится )

Двухдневный семинар "Использование приложений видения с KRIA" (день 1)

Вебинар (состоится )

Начало работы с UVM

Вебинар (состоится )

Высокоуровневый синтез для исследования архитектуры аппаратного/программного обеспечения для инференса

Вебинар (состоится )

Путь в opensorce инструменты для FPGA

Вебинар (состоится )

Вебинар Understanding Versal

Объявления

Разработчик для создания Нейропроцессора

Разработчик ПЛИС

Ведущий инженер разработчик RTL/ASIC

FPGA разработчик

Инженер-программист ПЛИС

Verification Engineer

SoC Verification Engineer

Вакансия RTL-разработчик (ASIC)

В поисках системного программиста по верификации в Yadro

Поиск сотрудника в отдел разработки программного обеспечения.