Каталог статей

Разделы сайта

Новости Статьи Доска объявлений

Телеграм чат Live

Выберите категорию

Tips & Tricks [1]

что-то типа "ответов без вопросов". Когда есть информация, но на полноценную статью не тянет

Разное [52]

Обзоры плат [7]

Xilinx [91]

Всё о работе с Xilinx

Intel/Altera [4]

Intel/Altera

Языки [16]

Lattice [0]

Lattice

Microchip/Microsemi [0]

Microchip/Microsemi

Отечественные [0]

Отечественные ПЛИС

FPGA-Systems Boards (FSB) [2]

Платы собственной разработки

GoWin [2]

Статьи по ПЛИС производителя GoWin

Полезные утилиты [1]

Различные сторонние фреймворки, упрощающие разработку на ПЛИС

Направление [11]

Объявления

Случайные статьи

Vivado tcl Xilinx конференция вебинар dsp вакансия работа москва AI lattice intel systemverilog microblaze PUF Intel FPGA CNN VHDL семинар FPGA Questa Simulink Synopsys zynq-7000 zynqhw Versal cdc MIPI sp701 verilog Altera обучение hls Zynq Minized тренинг ACAP arty воркшоп netlist ПЛИС Verification hdl zcu104 pynq efpga Ethernet agilex Achronix Alveo отладочные платы spartan-7 adam taylor aldec sta static timing analysis временянки статический временной анализ vitis spi #RTL ultra96 microchip polarfire gowin ии ML #Verilog silexica asic profpga microsemi risc-v Arm uvm Vitis AI Python нейронные сети #syntacore #RISC-V microzed MATLAB efinix Linux oneapi Ultrascale верификация Отладка машинное обучение soc Начинающим СТРИМ RTL plc2 #ASIC quicklogic Git altera fpga цос Clock

Статистика

Онлайн всего: 1

Гостей: 1

Пользователей: 0

Страницы : « 1 2 3 4 ... 16 17 »

Simulation, modelsim, верификация, gowin

Запуск симуляции IP-ядер фирмы GoWiN

При разработке под GOWIN нередко возникает необходимость произвести моделирование блока, в состав которого входит набор IP ядер. Поскольку собственного инструмента моделирования на момент версии 1.9.8.10 нет, а решение DS Cloud может быть недоступно, необходимо самостоятельно решить этот вопрос.

6054

hdl, VHDL, verilog, RTL, Quiz, systemverilog, задачи

QuickSilicon: платформа с задачами на разработку RTL

Платформа QuickSilicon с задачами на разработку RTL.

1237

FPGA openSource tools

FPGA opensource tools

1933

Отслеживаем успехи верификации в Obsidian

В статье показан пример построения системы контроля за ходом верификации с использованием бесплатного приложения Obsidian.

1639

sta, Clock, статический временной анализ, static timing analysis, Xilinx, временянки, multicycle path constraint, Vivado

Основы статического временного анализа. Часть 6: Multicycle Path Constraint.

В статье продемонстрирована возможность изменения положения запускающих и защёлкивающих фронтов при передаче данных между тактовыми доменами. Показаны несколько практических примеров использования команды set_multicycle_path.

2053

SystemRDL, RTL, регистровые карты, CSR

Долой RTL описание регистров! (перевод)

После почти трех десятилетий, проведенных в EDA бизнесе я до сих пор не могу понять причину, почему многие разработчики микросхем до сих пор продолжают описывать сложные регистровые карты (микросхемы, содержащие сотни регистров и тысячи полей регистров) вручную при помощи RTL. Если вы задаетесь этим же вопросом, то добро пожаловать под кат.

2972

Распутываем виртуальные методы в SystemVerilog

В статье рассматривается работа виртуальных методов в SystemVerilog. Текст расчитан как на людей с базовыми познаниями в ООП. Впрочем, и более опытные инженеры, быть может, найдут для себя интересные примеры.

3859

Страницы : « 1 2 3 4 ... 16 17 »

Чуть больше преимуществ для наших патронов на boosty

Разделы сайта

Телеграм чат Live

Выберите категорию

Объявления

Инженер-верификатор

RTL - разработчик ASIC

FPGA карточки

Инженер по верификации

Вакансия разработчик FPGA

Разработчик FPGA (ПЛИС) Senior

RTL designer

Разработаю проекты ПЛИС, напишу программы для микроконтроллеров, разработаю схемотехнику

FPGA программист

FPGA разработчик

Случайные статьи

Правила для первого журнала, полностью посвященного проектированию на FPGA

Xilinx ZCU104 - еще один MPSoC кит доступен для РФ

Статическое в SystemVerilog

Читаем ДНК ПЛИС (Часть 2)

Искусство отладки FPGA: как сократить срок тестирования за счет грамотной разработки

Что нового в VHDL 2019?

Создание многопроцессорной системы в Vitis: Zynq + MicroBlaze

FPGA начального уровня :: Часть 5.1 :: Подключение портов к ножкам ПЛИС и размещение проекта на кристалле

Основы статического временного анализа. Часть 4: Source Synchronous Output Delay Constraint.

FPGA начального уровня :: Часть 3.2 :: Разработка PUF на HDL

Статистика

Статьи участников нашего сообщества

Последние статьи нашего сообщества

Xilinx AXI Stream DMA

К формальной проверке

ZYNQ SW: EBAZ4205: часть 4 (Vivado 2023)

ZYNQ HW: EBAZ4205: часть 3 (Vivado 2023)

Найдено 9-ое число Дедекинда и, как вы наверное догадываетесь, не без помощи FPGA

Формальная верификация с SymbiYosys

Сага о светодиодах. Часть 4.

Запуск симуляции IP-ядер фирмы GoWiN

QuickSilicon: платформа с задачами на разработку RTL

FPGA openSource tools

Календарь актуальных событий и мероприятий

Вебинар (состоится )

Статическая и динамическая верификация CDC для IP-блоков на основе AXI4 Stream

Вебинар (состоится )

Разработка и развитие Verilog и SystemVerilog

Мероприятия (состоится )

Глава РАН провёл сессию о государственной политике в сфере электроники

Мероприятия (состоится )

Президент РАН Геннадий Красников открыл юбилейный форум «Микроэлектроника 2024»

Мероприятия (состоится )

Юбилейный Российский форум «Микроэлектроника 2024»: 10 лет развития и успеха!

Вебинар (состоится )

Ускорение разработки на SoC и FPGA с помощью Vitis™ Model Composer и Vivado™ Design Suite

Мероприятия (состоится )

ПРЕДКОНФЕРЕНЦИИ РОССИЙСКОГО ФОРУМА МИКРОЭЛЕКТРОНИКА 2023

Вебинар (состоится )

GOWIN Semiconductor приглашает на вебинар по i3c .

Мероприятия (состоится )

Российский форум «Микроэлектроника» - межотраслевая площадка для общения специалистов в области разработки, поставки и применения ЭКБ и РЭС

Вебинар (состоится )

Двухдневный семинар "Использование приложений видения с KRIA" (день 2)

Объявления

Инженер-верификатор

RTL - разработчик ASIC

FPGA карточки

Инженер по верификации

Вакансия разработчик FPGA

Разработчик FPGA (ПЛИС) Senior

RTL designer

Разработаю проекты ПЛИС, напишу программы для микроконтроллеров, разработаю схемотехнику

FPGA программист

FPGA разработчик