Статьи из раздела: Xilinx
Раздел: Xilinx
![](/_pu/1/13297909.png)
ZYNQ SW: EBAZ4205: часть 4 (Vivado 2023)
Продолжение руководства по запуску платы EBAZ4205 на Vivado 2023.2
Начало в 3-й части
![](/images/3_0/news-card/view.png)
3893
![](/_pu/1/64606436.png)
ZYNQ HW: EBAZ4205: часть 3 (Vivado 2023)
Повторение туториала из Части №1, но и использованием версии Vivado 2023.2.
Повторение создание проекта Hello World с выводом текстовой строки в последовательный интерфейс UART, но на плате EBAZ4205. Для этого нужно будет учесть аппаратные особенности этой платы. Так же, отличием этого туториала является использование Vitis вместо более раннего варианта SDK.
![](/images/3_0/news-card/view.png)
4114
![](/images/3_0/news-card/comments.png)
5
![](/_pu/1/40421746.jpg)
Демистификация сбросов: синхронные, асинхронные и другие соображения по проектированию... Часть 1
В статье рассматриваются некоторые аспекты важности правильного планирования и применения сброса
![](/images/3_0/news-card/view.png)
2083
![](/images/3_0/news-card/comments.png)
0
![](/_pu/1/31368901.png)
Что внутри ПЛИС или то, о чем не говорят в обучающих видео
LUT-Привет!
Часто в роликах на ютубе или в различных статьях о том «Что же такое ПЛИС?» приводят одну и ту же концепцию ее построения, то есть ПЛИС изображают как набор конфигурируемых логических блоков, соединенных между собой матрицей соединений или интерконнектами.
С одной стороны, это верно, именно так и устроены самые простые представители программируемых логических микросхем, но сегодня ПЛИС – это нечто более сложное и в рамках этой статьи мы разберемся из чего же на самом деле состоят современные FPGA.
![](/images/3_0/news-card/view.png)
7704
![](/images/3_0/news-card/comments.png)
0
![](/_pu/1/82097543.jpg)
Стратегии оптимизации HDL-кода и синтезатора нетлиста для FPGA
В статье будет рассмотрена работа синтезатора нетлиста, его возможности по оптимизации кода и трудности, с которыми он может столкнуться. Показаны две техники написания кода логических схем на Verilog в зависимости от преследуемых целей оптимизации проекта на этапе синтеза. А также разбор некоторых настроек синтезатора Xilinx Vivado, которые призваны пытаться оптимизировать логическую схему за разработчика. В конце мы возьмём модуль, который попробуем привести к рабочему состоянию исключительно за счёт возможностей синтезатора.
![](/images/3_0/news-card/view.png)
5451
![](/images/3_0/news-card/comments.png)
1
![](/_pu/1/10068460.jpg)
Основы статического временного анализа. Часть 1: Period Constraint.
Статья является первой из планируемой серии статей по временным ограничениям в FPGA. Основная цель – познакомить начинающих разработчиков с основами статического временного анализа. В этой статье будет рассмотрен анализ самого простого случая – передача данных между двумя последовательными элементами внутри FPGA с общим тактовым сигналом. Показан вывод уравнений временного анализа и продемонстрировано их применение анализатором Vivado.
![](/images/3_0/news-card/view.png)
13674
![](/images/3_0/news-card/comments.png)
8
![](/_pu/1/16075643.png)
Быстрый старт: поднимаем PCIe (xdma)
Hi-PCIe!
В статье рассмотрен запуск тестового проекта PCIe с использованием xdma для платы ZC706 Evaluation Board. Туториал может использоваться как опорный проект для разработки подобного на своей платформе.
![](/images/3_0/news-card/view.png)
4587
![](/images/3_0/news-card/comments.png)
2
6