Выберите категорию
|
Xilinx SDK
[2]
Все по работе с Xilinx SDK
|
|
Xilinx Vivado
[14]
Всё по работе с Vivado
|
|
Vivado reports
[4]
Отчеты Vivado и TCL команды report_*
|
|
Microblaze
[6]
Основы работы с Microblaze
|
|
Xilinx primitives
[4]
Аппаратные примитивы FPGA Xilinx
|
| Видеоуроки [21] |
|
High Level Synthesis
[6]
Инструменты высокоуровнего синтеза от Xilinx - HLS - High Level Synthesis
|
|
FPGA начального уровня: PUF
[12]
Небольшая серия видеоуроков (на русском), в которой на несложном Hello PUF проекте демонстрируется минимум, который необходим современному разработчику на плис, пускай даже и начального уровня. В курсе есть: 1. Работа в Vivado 2. Разработка кода на VHDL и Verilog 3. Использование атрибутов синтеза 4. Сборка софт-процессорной системы на базе MicroBlaze 5. Создание проектных ограничений 6. Работа с Tcl консолью и создание скрипта на Tcl 7. Работа в SDK и разработка C кода для софт-процессорной системы 8. Подключение и отладка проекта с использованием ILA Поскольку курс закончился и проект был завершён, выкладываю его здесь. Надеюсь начинающим пригодится.
|
|
Zynq-7000
[14]
Осваиваем работу с системой на кристалле Zynq-7000
|
|
Среды разработки
[2]
Vivado, SDK, SDAccel, SDSoC, VITIS и тд.
|
|
Отладочные платы
[0]
Отладочные платы на FPGA/SoC компании Xilinx
|
|
СнК и софт процессоры
[0]
Zynq, MicroBlaze, PicoBlaze, Arm Cortex-Mx
|
|
Прочее
[6]
Другие статьи по Xilinx
|
Объявления
Случайные статьи
High Level Synthesis
Разработка IP-блока с помощью инструментов высокоуровнего синтеза: HLS Часть 3
Подробнее
Статистика
Статьи из раздела: Xilinx
Раздел: Xilinx
Применение System Generator для моделирования HDL-блоков на примере системы автоматической регулировки усиления
В данной статье рассматривается возможность применения Vivado System Generator для моделирования HDL-блоков на примере системы автоматической регулировки усиления. Представлен принцип работы автоматической регулировки усиления и её реализация на Verilog. Описано поэтапное построение Simulink модели. В качестве входного воздействия рассматривается смесь QPSK сигнала и белого шума.
5189
ZYNQ SW: EBAZ4205: часть 2 (Vivado 2020)
Продолжение руководства по запуску платы EBAZ4205.
Начало в первой части
9472
1
ZYNQ HW: EBAZ4205: Часть 1 (Vivado 2020)
Цель данного туториала - повторить создание проекта Hello World с выводом текстовой строки в последовательный интерфейс UART, но на плате EBAZ4205. Для этого нужно будет учесть аппаратные особенности этой платы. Так же, отличием этого туториала является использование Vitis вместо более раннего варианта SDK.
16451
0
Обзор научных работ, связанных с FPGA
Это обзор интересных научных статей, в которых были использованы технологии FPGA. Данный обзор служит как источником вдохновения по применению ПЛИС, интересным чтивом и быть может даже ответами на какие-то вопросы.
5568
0
Основы AXI часть 7 - Подключение к PS с помощью AXI4-Lite и Vitis HLS
В "Основы AXI часть 6 – Введение в AXI4-Lite в Vitis HLS" мы узнали, как создать IP в HLS с интерфейсом AXI4-Lite с использованием кода на C.
В этом блоге мы узнаем, как экспортировать наше IP, чтобы использовать его в Vivado Design Suite, как подключить его к другим IP ядрам и процессору и как запустить наш проект на плате.
5047
0
Vivado Quality of Result (Перевод статьи MicroZed Chronicles)
В данной статье будут рассмотрены инструменты Quality of Result Assesment [QoRA] и Quality of Result Suggestions [QoRS] поскольку оба этих инструмента предоставляют информацию для достижения необходимых временных ограничений [timing closure - временное соответствие, временные ограничение]
5594
7
Основы AXI часть 6 – Введение в AXI4-Lite в Vitis HLS (часть 1)
В этом уроке мы будем изучать основы того как создавать пользовательские IP блоки с AXI4-Lite интерфейсом в Vitis HLS.
9800
0
3