Статьи из раздела: Xilinx

Разделы сайта

Новости Статьи Доска объявлений

Телеграм чат Live

Выберите категорию

Xilinx SDK [2]

Все по работе с Xilinx SDK

Xilinx Vivado [14]

Всё по работе с Vivado

Vivado reports [4]

Отчеты Vivado и TCL команды report_*

Microblaze [6]

Основы работы с Microblaze

Xilinx primitives [4]

Аппаратные примитивы FPGA Xilinx

Видеоуроки [21]

High Level Synthesis [6]

Инструменты высокоуровнего синтеза от Xilinx - HLS - High Level Synthesis

FPGA начального уровня: PUF [12]

Небольшая серия видеоуроков (на русском), в которой на несложном Hello PUF проекте демонстрируется минимум, который необходим современному разработчику на плис, пускай даже и начального уровня. В курсе есть: 1. Работа в Vivado 2. Разработка кода на VHDL и Verilog 3. Использование атрибутов синтеза 4. Сборка софт-процессорной системы на базе MicroBlaze 5. Создание проектных ограничений 6. Работа с Tcl консолью и создание скрипта на Tcl 7. Работа в SDK и разработка C кода для софт-процессорной системы 8. Подключение и отладка проекта с использованием ILA Поскольку курс закончился и проект был завершён, выкладываю его здесь. Надеюсь начинающим пригодится.

Zynq-7000 [14]

Осваиваем работу с системой на кристалле Zynq-7000

Среды разработки [2]

Vivado, SDK, SDAccel, SDSoC, VITIS и тд.

Отладочные платы [0]

Отладочные платы на FPGA/SoC компании Xilinx

СнК и софт процессоры [0]

Zynq, MicroBlaze, PicoBlaze, Arm Cortex-Mx

Прочее [6]

Другие статьи по Xilinx

Объявления

Случайные статьи

Vivado tcl Xilinx конференция вебинар dsp вакансия работа москва AI lattice intel systemverilog microblaze PUF Intel FPGA CNN VHDL семинар FPGA Questa Simulink Synopsys zynq-7000 zynqhw Versal cdc MIPI sp701 verilog Altera обучение hls Zynq Minized тренинг ACAP arty воркшоп netlist ПЛИС Verification hdl zcu104 pynq efpga Ethernet agilex Achronix Alveo отладочные платы spartan-7 adam taylor aldec sta static timing analysis временянки статический временной анализ vitis spi #RTL ultra96 microchip polarfire gowin ии ML #Verilog silexica asic profpga microsemi risc-v Arm uvm Vitis AI Python нейронные сети #syntacore #RISC-V microzed MATLAB efinix Linux oneapi Ultrascale верификация Отладка машинное обучение soc Начинающим СТРИМ RTL plc2 #ASIC quicklogic Git altera fpga цос Clock

Статистика

Онлайн всего: 1

Гостей: 1

Пользователей: 0

Страницы : « 1 2 3 4 5 6 ... 8 9 »

Eco, FPGA, netlist, design checkpoint, Vivado, microblaze, Xilinx

ECO Flow в Vivado или работа в режиме редактирования нетлиста. Часть 2

Продолжение руководства по работе Vivado Eco Flow

6710

Xilinx, microblaze, Vivado, FPGA, netlist, design checkpoint, Eco

ECO Flow в Vivado или работа в режиме редактирования нетлиста. Часть 1.

В статье рассмотрен режим работы Vivado, позволяющий вносить изменения в проект на уровне редактирования списка соединений (в дальнейшем – нетлиста). Описаны как сам режим ECO, так и некоторые нюансы, которые появляются во время работы в нём. Приведён демонстрационный пример и описана полная последовательность действий для получения результата, в работоспособности которой может убедиться каждый желающий. Статья будет полезна для «общего развития» FPGA-разработчикам, а особенно — тем, кто часто отлаживает проекты в Logic Analyzer. Надеюсь, работа в этом режиме вызовет интерес у разработчиков, работающих с большими кристаллами, время компиляции в которых может достигать часов (а то и десятков часов), поскольку в этом режиме время, затрачиваемое на имплементацию, при внесении изменений в нетлист может сократиться до буквально пары минут.

5435

Minized, Xilinx, hls, Zynq

Разработка IP-блока с помощью инструментов высокоуровнего синтеза: HLS Часть 3

В этой части будут показаны основные шаги необходимые для запуска и работы разработанной в прошлых частях системы [1, 2]. Будет показано, как можно использовать API, которое автоматически генерируется для IP-блоков с интерфейсом AXI4-Lite.

5113

Zynq, hls

Разработка IP-блока с помощью инструментов высокоуровнего синтеза: HLS Часть 2

В этой части будут описаны основные шаги для создания блок дизайна (работа в IP Integrator) для разработанных ранее IP-блоков в среде Vivado HLS [1]. Интеграция будет производится для системы-на-кристалле ZYNQ-7000, а конкретно для Zynq установленного на плате MiniZed [2, 3].

8027

Minized: ZynqHW : 07 : Лабораторная работа №3

Проходим туториалы по Zynq-7000. Третья лабораторная работа, в которой мы активируем дополнительные аппаратные контроллеры, имеющиеся в процессорной системе и проводим их беглое тестирование.

Важно: в виду определённых политических причин доступ к данному контенту может быть предоставлен только зарегистрированным пользователям. Пожалуйста войдите под своим аккаунтом или пройдите регистрацию. Это займет 10 секунд.

Ссылка на видео

Дополнительная информация:
Запрос платы: fpga-systems@yandex.ru (раздаем бесплатно)
Minized - http://zedboard.org/product/minized

Ссылка на оригинал: http://zedboard.org/support/trainings-and-videos

4878

zynq-7000, zynqhw, Minized

Minized: ZynqHW : 06 : Лекция №3

Проходим туториалы по Zynq-7000. Третья лекция посвящена краткому обзору встроенной периферии Zynq-7000 и ее особенностям.

Ссылка на видео

Дополнительная информация:
Запрос платы: fpga-systems@yandex.ru (раздаем бесплатно)
Minized - http://zedboard.org/product/minized

Ссылка на оригинал: http://zedboard.org/support/trainings-and-videos

2645

Minized, zynqhw, zynq-7000

Minized: ZynqHW : 05 : Лабораторная работа №2

Проходим туториалы по Zynq-7000. Вторая лабораторная работа, в которой мы настраиваем нашу процессорную систему, настраиваем тайминги внешней DDR3L памяти и выводим Hello World в терминал по последовательному интерфейсу.

Ссылка на видео

Дополнительная информация:
Запрос платы: fpga-systems@yandex.ru (раздаем бесплатно)
Minized - http://zedboard.org/product/minized

Ссылка на оригинал: http://zedboard.org/support/trainings-and-videos

4314

Чуть больше преимуществ для наших патронов на boosty

Разделы сайта

Телеграм чат Live

Выберите категорию

Объявления

FPGA карточки

Инженер по верификации

Вакансия разработчик FPGA

Разработчик FPGA (ПЛИС) Senior

RTL designer

Разработаю проекты ПЛИС, напишу программы для микроконтроллеров, разработаю схемотехнику

FPGA программист

FPGA разработчик

Продам FMC-loopback, PCIe-loopback

Требуется Инженер-разработчик (FPGA) для разработки нового продукта

Случайные статьи

Верификация проблем с пересечением тактовых сигналов в ПЛИС с помощью ALINT-PRO

ZYNQ HW: EBAZ4205: Часть 1 (Vivado 2020)

UVM тест таблицы sin/cos

Формальная верификация с SymbiYosys

FPGA начального уровня :: часть 2 :: PUF и структура проекта

Основы статического временного анализа. Часть 4: Source Synchronous Output Delay Constraint.

Методика работы с Си модулями в симуляции стандартными средствами Vivado

Запуск симуляции IP-ядер фирмы GoWiN

Правила для первого журнала, полностью посвященного проектированию на FPGA

InnovateFPGA: как конъюнктура и следование ложным трендам угробили один из лучших конкурсов по разработке на ПЛИС

Статистика

Статьи из раздела: Xilinx

Последние статьи нашего сообщества

Xilinx AXI Stream DMA

К формальной проверке

ZYNQ SW: EBAZ4205: часть 4 (Vivado 2023)

ZYNQ HW: EBAZ4205: часть 3 (Vivado 2023)

Найдено 9-ое число Дедекинда и, как вы наверное догадываетесь, не без помощи FPGA

Формальная верификация с SymbiYosys

Сага о светодиодах. Часть 4.

Запуск симуляции IP-ядер фирмы GoWiN

QuickSilicon: платформа с задачами на разработку RTL

FPGA openSource tools

Календарь актуальных событий и мероприятий

Вебинар (состоится )

Clock Domain Crossing

Вебинар (состоится )

Статическая и динамическая верификация CDC для IP-блоков на основе AXI4 Stream

Вебинар (состоится )

Разработка и развитие Verilog и SystemVerilog

Мероприятия (состоится )

Глава РАН провёл сессию о государственной политике в сфере электроники

Мероприятия (состоится )

Президент РАН Геннадий Красников открыл юбилейный форум «Микроэлектроника 2024»

Мероприятия (состоится )

Юбилейный Российский форум «Микроэлектроника 2024»: 10 лет развития и успеха!

Вебинар (состоится )

Ускорение разработки на SoC и FPGA с помощью Vitis™ Model Composer и Vivado™ Design Suite

Мероприятия (состоится )

ПРЕДКОНФЕРЕНЦИИ РОССИЙСКОГО ФОРУМА МИКРОЭЛЕКТРОНИКА 2023

Вебинар (состоится )

GOWIN Semiconductor приглашает на вебинар по i3c .

Мероприятия (состоится )

Российский форум «Микроэлектроника» - межотраслевая площадка для общения специалистов в области разработки, поставки и применения ЭКБ и РЭС

Объявления

FPGA карточки

Инженер по верификации

Вакансия разработчик FPGA

Разработчик FPGA (ПЛИС) Senior

RTL designer

Разработаю проекты ПЛИС, напишу программы для микроконтроллеров, разработаю схемотехнику

FPGA программист

FPGA разработчик

Продам FMC-loopback, PCIe-loopback

Требуется Инженер-разработчик (FPGA) для разработки нового продукта