Статьи из раздела: Xilinx

Разделы сайта

Новости Статьи Доска объявлений

Телеграм чат Live

Выберите категорию

Xilinx SDK [2]

Все по работе с Xilinx SDK

Xilinx Vivado [14]

Всё по работе с Vivado

Vivado reports [4]

Отчеты Vivado и TCL команды report_*

Microblaze [6]

Основы работы с Microblaze

Xilinx primitives [4]

Аппаратные примитивы FPGA Xilinx

Видеоуроки [21]

High Level Synthesis [6]

Инструменты высокоуровнего синтеза от Xilinx - HLS - High Level Synthesis

FPGA начального уровня: PUF [12]

Небольшая серия видеоуроков (на русском), в которой на несложном Hello PUF проекте демонстрируется минимум, который необходим современному разработчику на плис, пускай даже и начального уровня. В курсе есть: 1. Работа в Vivado 2. Разработка кода на VHDL и Verilog 3. Использование атрибутов синтеза 4. Сборка софт-процессорной системы на базе MicroBlaze 5. Создание проектных ограничений 6. Работа с Tcl консолью и создание скрипта на Tcl 7. Работа в SDK и разработка C кода для софт-процессорной системы 8. Подключение и отладка проекта с использованием ILA Поскольку курс закончился и проект был завершён, выкладываю его здесь. Надеюсь начинающим пригодится.

Zynq-7000 [14]

Осваиваем работу с системой на кристалле Zynq-7000

Среды разработки [2]

Vivado, SDK, SDAccel, SDSoC, VITIS и тд.

Отладочные платы [0]

Отладочные платы на FPGA/SoC компании Xilinx

СнК и софт процессоры [0]

Zynq, MicroBlaze, PicoBlaze, Arm Cortex-Mx

Прочее [6]

Другие статьи по Xilinx

Объявления

Случайные статьи

Vivado tcl Xilinx конференция вебинар dsp вакансия работа москва AI lattice intel systemverilog microblaze PUF Intel FPGA CNN VHDL семинар FPGA Questa Simulink Synopsys zynq-7000 zynqhw Versal cdc MIPI sp701 verilog Altera обучение hls Zynq Minized тренинг ACAP arty воркшоп netlist ПЛИС Verification hdl zcu104 pynq efpga Ethernet agilex Achronix Alveo отладочные платы spartan-7 adam taylor aldec sta static timing analysis временянки статический временной анализ vitis spi #RTL ultra96 microchip polarfire gowin ии ML #Verilog silexica asic profpga microsemi risc-v Arm uvm Vitis AI Python нейронные сети #syntacore #RISC-V microzed MATLAB efinix Linux oneapi Ultrascale верификация Отладка машинное обучение soc Начинающим СТРИМ RTL #ASIC Git altera fpga цос Clock News Daily

Статистика

Онлайн всего: 5

Гостей: 5

Пользователей: 0

Страницы : « 1 2 ... 4 5 6 7 8 9 »

fpga начального уровня, Xilinx, Vivado, microblaze, PUF, Часть 8.1

FPGA начального уровня :: Часть 8.1 :: С код для MicroBlaze

Мы продолжаем курс лекций по проектированию на FPGA для разработчиков начального уровня. Сегодня мы с Вами напишем код для нашей процессорной системы и запустим нашу фнкф. Если у Вас есть вопрос, идея или вы хотите помочь в развитии проекта статьей, видео или поделиться опытом с начинающими FPGA разработчиками, то оставляйте свои предложения в комментариях под видео, на нашем сайте http://fpga-systems.ru или присылайте их на наш почтовый ящик fpga-systems@yandex.ru.

3527

Разработка IP-блока с помощью инструментов высокоуровнего синтеза: HLS. Часть 1

Аннотация

Представляем Вам серию небольших руководств для тех, кто хочет сделать собственный IP-блок для FPGA (фирмы Xilinx) с помощью инструментов выскоуровнего синтеза HLS (High Level Synthesis). Ниже по порядку будут описаны основные шаги такой разработки. В качестве примера будет разработан простейший ШИМ с управлением по шине AXI4-Lite, который будет изменять яркость светодиода на отладочной плате MiniZed.

10228

microblaze, Xilinx, прерывания

MicroBlaze: работа с прерываниями

Аннотация

В статье описано подключение к процессорной системе контроллера прерываний и двух источников прерываний в Vivado 2018.3, а также настройка и обработка этих прерываний. Будут рассмотрены основные моменты настройки IP ядра, его подключение к процессору Microblaze и написание кода для конфигурации и обработки прерываний.

Скачать статью в формате PDF. Зарегистрируйтесь, это не займет много времени. Статья в формате PDF

8766

PUF, Видеоуроки

FPGA начального уровня :: Часть 7 :: Подготовка к отладке

Здравствуйте друзья. С вами проект http://fpga-systems.ru. Мы продолжаем курс лекций по проектированию на FPGA для разработчиков начального уровня.
Сегодня мы с Вами дополним наш проект специализированными модулями, которые позволят производить мониторинг сигналов внутри плис и помогут нам при отладке нашего проекта.

Если у Вас есть вопрос, идея или вы хотите помочь в развитии проекта статьей, видео или поделиться опытом с начинающими FPGA разработчиками, то оставляйте свои предложения в комментариях под видео, на нашем сайте http://fpga-systems.ru или присылайте их на наш почтовый ящик fpga-systems@yandex.ru.

3695

PUF, Vivado, Xilinx, arty, FPGA, tcl

FPGA начального уровня :: Часть 6 :: Размещение PUF

Здравствуйте друзья. С вами проект http://fpga-systems.ru. Мы продолжаем курс лекций по проектированию на FPGA для разработчиков начального уровня.
Сегодня мы с Вами напишем скрипт, который сгенерирует нам ограничения на размещения физически неклонируемой функции на кристалле

Если у Вас есть вопрос, идея или вы хотите помочь в развитии проекта статьей, видео или поделиться опытом с начинающими FPGA разработчиками, то оставляйте свои предложения в комментариях под видео, на нашем сайте http://fpga-systems.ru или присылайте их на наш почтовый ящик fpga-systems@yandex.ru.

Группа в Facebook: https://www.facebook.com/groups/fpgasystems.ru
Следите за выходом новых видео на канале в Telegram FPGA-Systems.ru Events
https://t.me/Powered_by_KeisN13_events

Обсуждайте в чате Telegram FPGA-Systems.ru
https://t.me/Powered_by_KeisN13

3284

tcl, FPGA, Xilinx, уроки, arty, PUF, Vivado

FPGA начального уровня :: Часть 5.2 :: Основы Tcl

Здравствуйте друзья. С вами проект http://fpga-systems.ru. Мы продолжаем курс лекций по проектированию на FPGA для разработчиков начального уровня. Сегодня мы с Вами познакомимся с языком Tcl.
Если у Вас есть вопрос, идея или вы хотите помочь в развитии проекта статьей, видео или поделиться опытом с начинающими FPGA разработчиками, то оставляйте свои предложения в комментариях под видео, на нашем сайте http://fpga-systems.ru или присылайте их на наш почтовый ящик fpga-systems@yandex.ru.

Группа в Facebook

Следите за выходом новых видео на канале в Telegram FPGA-Systems.ru Events https://t.me/Powered_by_KeisN13_events

Обсуждайте в чате Telegram FPGA-Systems.ru
https://t.me/Powered_by_KeisN13

4673

Подключение подсистемы памяти к MicroBlaze (MIG 7 Series)

Подключение подсистемы памяти к софт-процессору MicroBlaze используя MIG 7 Series.

8276

Чуть больше преимуществ для наших патронов на boosty

Разделы сайта

Телеграм чат Live

Выберите категорию

Объявления

Разработчик FPGA (ПЛИС) Senior

RTL designer

Разработаю проекты ПЛИС, напишу программы для микроконтроллеров, разработаю схемотехнику

Продам платы от QMTech с Альтерой CycloneIV и CycloneV

FPGA программист

FPGA разработчик

Продам FMC-loopback, PCIe-loopback

Инженер разработчик топологии СнК

Инженер верификатор

разработчик ASIC

Случайные статьи

FPGA openSource tools

Применение System Generator для моделирования HDL-блоков на примере системы автоматической регулировки усиления

Сага о светодиодах. Часть 3. Ведомая сторона.

Пролог: Исследование Функциональной Верификации Исследовательской Группы Уилсона 2020 Года

Основы AXI часть 6 – Введение в AXI4-Lite в Vitis HLS (часть 1)

Minized: ZynqHW : 04 : Лекция №2

Основы статического временного анализа. Часть 5: False Path Constraint.

ZYNQ SW: EBAZ4205: часть 2 (Vivado 2020)

Основы статического временного анализа. Часть 6: Multicycle Path Constraint.

FPGA начального уровня :: Часть 5.1 :: Подключение портов к ножкам ПЛИС и размещение проекта на кристалле

Статистика

Статьи из раздела: Xilinx

Последние статьи нашего сообщества

К формальной проверке

ZYNQ SW: EBAZ4205: часть 4 (Vivado 2023)

ZYNQ HW: EBAZ4205: часть 3 (Vivado 2023)

Найдено 9-ое число Дедекинда и, как вы наверное догадываетесь, не без помощи FPGA

Формальная верификация с SymbiYosys

Сага о светодиодах. Часть 4.

Запуск симуляции IP-ядер фирмы GoWiN

QuickSilicon: платформа с задачами на разработку RTL

FPGA openSource tools

Отслеживаем успехи верификации в Obsidian

Календарь актуальных событий и мероприятий

Вебинар (состоится )

Ускорение разработки на SoC и FPGA с помощью Vitis™ Model Composer и Vivado™ Design Suite

Мероприятия (состоится )

ПРЕДКОНФЕРЕНЦИИ РОССИЙСКОГО ФОРУМА МИКРОЭЛЕКТРОНИКА 2023

Вебинар (состоится )

GOWIN Semiconductor приглашает на вебинар по i3c .

Мероприятия (состоится )

Российский форум «Микроэлектроника» - межотраслевая площадка для общения специалистов в области разработки, поставки и применения ЭКБ и РЭС

Вебинар (состоится )

Двухдневный семинар "Использование приложений видения с KRIA" (день 2)

Вебинар (состоится )

Двухдневный семинар "Использование приложений видения с KRIA" (день 1)

Вебинар (состоится )

Начало работы с UVM

Вебинар (состоится )

Высокоуровневый синтез для исследования архитектуры аппаратного/программного обеспечения для инференса

Вебинар (состоится )

Путь в opensorce инструменты для FPGA

Вебинар (состоится )

Вебинар Understanding Versal

Объявления

Разработчик FPGA (ПЛИС) Senior

RTL designer

Разработаю проекты ПЛИС, напишу программы для микроконтроллеров, разработаю схемотехнику

Продам платы от QMTech с Альтерой CycloneIV и CycloneV

FPGA программист

FPGA разработчик

Продам FMC-loopback, PCIe-loopback

Инженер разработчик топологии СнК

Инженер верификатор

разработчик ASIC