Статьи из категории: ЦОС

Разделы сайта

Новости Статьи Доска объявлений

Телеграм чат Live

Выберите категорию

ЦОС [4]

Верификация [7]

UVM, OVM, UVVM, OSVVM, AVM, eRM, URM, RVM, RMM, VMM etc

Объявления

Случайные статьи

Vivado tcl Xilinx конференция вебинар dsp вакансия работа москва AI lattice intel systemverilog microblaze PUF Intel FPGA CNN VHDL семинар FPGA Questa Simulink Synopsys zynq-7000 zynqhw Versal cdc MIPI sp701 verilog Altera обучение hls Zynq Minized тренинг ACAP arty воркшоп netlist ПЛИС Verification hdl zcu104 pynq efpga Ethernet agilex Achronix Alveo отладочные платы spartan-7 adam taylor aldec sta static timing analysis временянки статический временной анализ vitis spi #RTL ultra96 microchip polarfire gowin ии ML #Verilog silexica asic profpga microsemi risc-v Arm uvm Vitis AI Python нейронные сети #syntacore #RISC-V microzed MATLAB efinix Linux oneapi Ultrascale верификация Отладка машинное обучение soc Начинающим СТРИМ RTL plc2 #ASIC quicklogic Git altera fpga цос Clock

Статистика

Онлайн всего: 1

Гостей: 1

Пользователей: 0

ПЛИС, uvm, ких, цос, Fir, FPGA, systemverilog, VHDL, dsp

Реализация базовых компонентов ЦОС: КИХ фильтр

В данной статье рассматриваются особенности реализации одного из базовых компонентов цифровой обработки сигналов – фильтра с конечной импульсной характеристикой

5332

Поточное вычисление двоичного логарифма

В статье рассматриваются варианты реализации поточного вычисления двоичного логарифма, приводятся результаты измерения точности и ресурсоёмкости для ПЛИС Artix-7 и синтезатора Vivado 2020.2. Было протестировано 3 алгоритма вычисления log₂(x) с некоторыми вариациями.

5269

system generator, MATLAB, Simulink, dsp

Применение System Generator для моделирования HDL-блоков на примере системы автоматической регулировки усиления

В данной статье рассматривается возможность применения Vivado System Generator для моделирования HDL-блоков на примере системы автоматической регулировки усиления. Представлен принцип работы автоматической регулировки усиления и её реализация на Verilog. Описано поэтапное построение Simulink модели. В качестве входного воздействия рассматривается смесь QPSK сигнала и белого шума.

6594

VHDL, комплексное умножение, цос

Реализация базовых компонентов ЦОС : Комплексный умножитель

В данной статье рассматриваются особенности реализации одного из базовых компонентов цифровой обработки сигналов - комплексного умножителя. Разобраны способы разбиения умножения комплексных чисел на простейшие арифметические операции. Представлено RTL описание параметризируемого модуля на языке VHDL-2008.

8360

Чуть больше преимуществ для наших патронов на boosty

Разделы сайта

Телеграм чат Live

Выберите категорию

Объявления

Инженер-верификатор

FPGA карточки

Инженер по верификации

Вакансия разработчик FPGA

Разработчик FPGA (ПЛИС) Senior

RTL designer

Разработаю проекты ПЛИС, напишу программы для микроконтроллеров, разработаю схемотехнику

FPGA программист

FPGA разработчик

Продам FMC-loopback, PCIe-loopback

Случайные статьи

Основы статического временного анализа. Часть 1: Period Constraint.

FPGA начального уровня :: часть 2 :: PUF и структура проекта

Vivado reprorts => report_clocks

К формальной проверке

Minized: ZynqHW : 03 : Лабораторная работа №1

Осваиваем Zynq-7000S с бесплатной отладкой

NaN boxing

Применение System Generator для моделирования HDL-блоков на примере системы автоматической регулировки усиления

Основы AXI часть 6 – Введение в AXI4-Lite в Vitis HLS (часть 1)

Основы AXI часть 7 - Подключение к PS с помощью AXI4-Lite и Vitis HLS

Статистика

Статьи из категории: ЦОС

Последние статьи нашего сообщества

Xilinx AXI Stream DMA

К формальной проверке

ZYNQ SW: EBAZ4205: часть 4 (Vivado 2023)

ZYNQ HW: EBAZ4205: часть 3 (Vivado 2023)

Найдено 9-ое число Дедекинда и, как вы наверное догадываетесь, не без помощи FPGA

Формальная верификация с SymbiYosys

Сага о светодиодах. Часть 4.

Запуск симуляции IP-ядер фирмы GoWiN

QuickSilicon: платформа с задачами на разработку RTL

FPGA openSource tools

Календарь актуальных событий и мероприятий

Вебинар (состоится )

Clock Domain Crossing

Вебинар (состоится )

Статическая и динамическая верификация CDC для IP-блоков на основе AXI4 Stream

Вебинар (состоится )

Разработка и развитие Verilog и SystemVerilog

Мероприятия (состоится )

Глава РАН провёл сессию о государственной политике в сфере электроники

Мероприятия (состоится )

Президент РАН Геннадий Красников открыл юбилейный форум «Микроэлектроника 2024»

Мероприятия (состоится )

Юбилейный Российский форум «Микроэлектроника 2024»: 10 лет развития и успеха!

Вебинар (состоится )

Ускорение разработки на SoC и FPGA с помощью Vitis™ Model Composer и Vivado™ Design Suite

Мероприятия (состоится )

ПРЕДКОНФЕРЕНЦИИ РОССИЙСКОГО ФОРУМА МИКРОЭЛЕКТРОНИКА 2023

Вебинар (состоится )

GOWIN Semiconductor приглашает на вебинар по i3c .

Мероприятия (состоится )

Российский форум «Микроэлектроника» - межотраслевая площадка для общения специалистов в области разработки, поставки и применения ЭКБ и РЭС

Объявления

Инженер-верификатор

FPGA карточки

Инженер по верификации

Вакансия разработчик FPGA

Разработчик FPGA (ПЛИС) Senior

RTL designer

Разработаю проекты ПЛИС, напишу программы для микроконтроллеров, разработаю схемотехнику

FPGA программист

FPGA разработчик

Продам FMC-loopback, PCIe-loopback