Статьи из раздела: Intel/Altera

Разделы сайта

Новости Статьи Доска объявлений

Телеграм чат Live

Выберите категорию

Отладочные платы [0]

Отладочные платы

Среды разработки [2]

Quartus II, Qsys, OpenVINO и тд.

Прочее [2]

Другие статьи по Intel/Altera

СнК и софт процессоры [0]

Arm, Nios

Объявления

Случайные статьи

Vivado tcl Xilinx конференция вебинар dsp вакансия работа москва AI lattice intel systemverilog microblaze PUF Intel FPGA CNN VHDL семинар FPGA Questa Simulink Synopsys zynq-7000 zynqhw Versal cdc MIPI sp701 verilog Altera обучение hls Zynq Minized тренинг ACAP arty воркшоп netlist ПЛИС Verification hdl zcu104 pynq efpga Ethernet agilex Achronix Alveo отладочные платы spartan-7 adam taylor aldec sta static timing analysis временянки статический временной анализ vitis spi #RTL ultra96 microchip polarfire gowin ии ML #Verilog silexica asic profpga microsemi risc-v Arm uvm Vitis AI Python нейронные сети #syntacore #RISC-V microzed MATLAB efinix Linux oneapi Ultrascale верификация Отладка машинное обучение soc Начинающим СТРИМ RTL #ASIC Git altera fpga цос Clock News Daily

Статистика

Онлайн всего: 2

Гостей: 1

Пользователей: 1

ssazhko

Сага о светодиодах. Часть 4.

В интернете можно найти множество описаний устройств реализующих протокол i2c. В основном в этих описаниях рассматривается реализация и работа самого протокола i2c и довольно мало уделяется внимания разработке интерфейсов для управления такими устройствами. В этой работе я буду уделять основное внимание интерфейсам управления для устройств, реализующих протокол i2c.

880

FPGA, обзор

Обзор научных работ, связанных с FPGA

Это обзор интересных научных статей, в которых были использованы технологии FPGA. Данный обзор служит как источником вдохновения по применению ПЛИС, интересным чтивом и быть может даже ответами на какие-то вопросы.

5565

#vivado

Vivado Quality of Result (Перевод статьи MicroZed Chronicles)

В данной статье будут рассмотрены инструменты Quality of Result Assesment [QoRA] и Quality of Result Suggestions [QoRS] поскольку оба этих инструмента предоставляют информацию для достижения необходимых временных ограничений [timing closure - временное соответствие, временные ограничение]

5589

platform designer, intel, qsys, custom ip

Создание пользовательского IP-ядра в Qsys/Platform Designer

В статье рассмотрен способ создания пользовательских IP-ядер в Intel Qsys/Intel Platform Designer. И Intel Qsys, и Intel Platform Designer являются компонентами среды Intel Quartus. Разница между Qsys и Platform Designer невелика: во втором незначительно расширен функционал. Qsys используется в более старых версиях Quartus, более новые – поставляются с Platform Designer. У меня на машине установлен Quartus Prime Lite 17.1, который идет уже с Platform Designer, так что именно он и будет использован для примера.

10400

Чуть больше преимуществ для наших патронов на boosty

Разделы сайта

Телеграм чат Live

Выберите категорию

Объявления

Продам FMC-loopback, PCIe-loopback

Продам набор Tang Mega 138K Pro

Инженер разработчик топологии СнК

Инженер верификатор

разработчик ASIC

ПЛИС (FPGA) Верификатор

Инженер-верификатор (RTL)

Требуется Инженер-разработчик (FPGA) для разработки нового продукта

Вакансия Инженер-программист ПЛИС в частную космическую компанию Спутникс

RTL designer

Случайные статьи

Визуальная отладка OpenCV приложений для Zynq US+ в Xilinx SDK

Что внутри ПЛИС или то, о чем не говорят в обучающих видео

FPGA или микроконтроллер: что же выбрать?

Заметка о проблеме с контроллером памяти LPDDR2 Xilinx 7 Series MIS

Vivado Quality of Result (Перевод статьи MicroZed Chronicles)

FPGA начального уровня :: Часть 7 :: Подготовка к отладке

FPGA начального уровня :: Часть 8.2 :: Отладка и запуск PUF

Разработка процессорной системы на базе софт-процессора MicroBlaze в среде Xilinx Vivado IDE/HLx. Часть 1.

Искусство отладки FPGA: как сократить срок тестирования за счет грамотной разработки

Vivado reprorts => report_clocks

Статистика

Статьи из раздела: Intel/Altera

Последние статьи нашего сообщества

К формальной проверке

ZYNQ SW: EBAZ4205: часть 4 (Vivado 2023)

ZYNQ HW: EBAZ4205: часть 3 (Vivado 2023)

Найдено 9-ое число Дедекинда и, как вы наверное догадываетесь, не без помощи FPGA

Формальная верификация с SymbiYosys

Сага о светодиодах. Часть 4.

Запуск симуляции IP-ядер фирмы GoWiN

QuickSilicon: платформа с задачами на разработку RTL

FPGA openSource tools

Отслеживаем успехи верификации в Obsidian

Календарь актуальных событий и мероприятий

Вебинар (состоится )

Ускорение разработки на SoC и FPGA с помощью Vitis™ Model Composer и Vivado™ Design Suite

Мероприятия (состоится )

ПРЕДКОНФЕРЕНЦИИ РОССИЙСКОГО ФОРУМА МИКРОЭЛЕКТРОНИКА 2023

Вебинар (состоится )

GOWIN Semiconductor приглашает на вебинар по i3c .

Мероприятия (состоится )

Российский форум «Микроэлектроника» - межотраслевая площадка для общения специалистов в области разработки, поставки и применения ЭКБ и РЭС

Вебинар (состоится )

Двухдневный семинар "Использование приложений видения с KRIA" (день 2)

Вебинар (состоится )

Двухдневный семинар "Использование приложений видения с KRIA" (день 1)

Вебинар (состоится )

Начало работы с UVM

Вебинар (состоится )

Высокоуровневый синтез для исследования архитектуры аппаратного/программного обеспечения для инференса

Вебинар (состоится )

Путь в opensorce инструменты для FPGA

Вебинар (состоится )

Вебинар Understanding Versal

Объявления

Продам FMC-loopback, PCIe-loopback

Продам набор Tang Mega 138K Pro

Инженер разработчик топологии СнК

Инженер верификатор

разработчик ASIC

ПЛИС (FPGA) Верификатор

Инженер-верификатор (RTL)

Требуется Инженер-разработчик (FPGA) для разработки нового продукта

Вакансия Инженер-программист ПЛИС в частную космическую компанию Спутникс

RTL designer