| Вебинар [102] Вебинары по FPGA и языкам проектирования для ПЛИС |
| Заметка [43] Небольшие заметки по использованию технологии FPGA/ПЛИС |
| Руководство [52] |
| Мероприятия [7] Семинары, конференции, встречи |
| Анонсы [9] Свежие новости и релизы из мира FPGA |
| Новинки [11] Новые изделия на базе FPGA |
Дата: 20.01.2021 08:31
Категория:Руководство
1270
Статья от участников нашего сообщества. В данном руководстве описывается пример построения тестового окружения с использованием UVM для проверки компонента, описанного при помощи HDL.
В качестве тестируемого компонента (DUT) используется таблица синуса/косинуса, описанная на языке VHDL.
| Всего комментариев : 0 | |
|
|
|
FPGA-Systems – это живое, постоянно обновляемое и растущее сообщество.
Хочешь быть в курсе всех новостей и актуальных событий в области?
Подпишись на рассылку
0