RAD для софт-процессоров и немного «сферических коней в вакууме» - 11 Октября 2021 - FPGA-Systems
Встреча ПЛИСоводов в Мск и СПб
Начните статью со страницы мотивации

RAD для софт-процессоров и немного «сферических коней в вакууме»

Автор: tunneling

Дата: 11.10.2021 11:21

Категория:

185

0

Немного хулиганства в области софт-процессоров. Пока предварительные размышления и проба пера 

Приведен пример реализации многопоточного форт-процессора на языке Python при помощи инструментария MyHDL. Стековая архитектура процессора выбрана из-за ее интересного свойства – это небольшой размер контекста потока. Поскольку роль регистров выполняет стек, при переключении на другой поток необязательно иметь полный комплект регистров общего назначения. Продемонстрирован простой маршрут быстрого прототипирования софт-процессора, позволяющий при незначительных затратах времени и вычислительных ресурсов протестировать логику на работоспособность. В ядро описанного софт-процессора входят переключатель состояний процессора, счетчик текущего потока, наборы указателей стеков и счетчика команд для каждого из потоков, регистры текущего контекста, память данных и программ. Сама микроархитектура ядра реализуется через ряд функций, отвечающих за генерацию последовательных схем.  Счетчик состояний процессора реализуется просто – установка в ноль при сигнале сброса, иначе – инкремент на каждый такт.

Ознакомиться со статьей

Всего комментариев : 0
avatar

Рекомендуем ознакомиться

Видео: Ускорение разработки на FPGA

Подробнее

Неуловимый баг в безопасности, обнаружен в популярных SoC

Подробнее
Симулятор Active-HDL

Новинки

Новые возможности симулятора Active-HDL 12

Подробнее

XIlinx Versal - первые образцы уже отгружены заказчикам

Подробнее

Вебинар

Вебинар: Использование ПЛИС для ускорения Центров Обработки Данных

Подробнее
Чуть больше преимуществ для наших патронов на Patreon

Последние статьи нашего сообщества

Познавательное

Поточное вычисление двоичного логарифма

Подробнее

Верификация

Верификация проблем с пересечением тактовых сигналов в ПЛИС с помощью ALINT-PRO

Подробнее

SystemVerilog

Статическое в SystemVerilog

Подробнее

Xilinx Vivado

Стратегии оптимизации HDL-кода и синтезатора нетлиста для FPGA

Подробнее

Инструкции к сайту

Оформление статей для сборника

Подробнее

Общее

Основы статического временного анализа. Часть 1: Period Constraint.

Подробнее

Познавательное

Вычисление двоичного логарифма итерационным методом на ПЛИС

Подробнее

Познавательное

Искусство отладки FPGA: как сократить срок тестирования за счет грамотной разработки

Подробнее

Прочее

Быстрый старт: поднимаем PCIe (xdma)

Подробнее
Все статьи

Календарь актуальных событий и мероприятий

Вебинар (состоится 14-окт-2021)

Вебинар от ALDEC: Краевые случаи как источник ошибок при проектировании ПЛИС

Подробнее

Вебинар (состоится 21-окт-2021)

История FPGA с Kapil Shankar

Подробнее

Вебинар (состоится )

UVM для FPGA (часть 4): стандарт IEEE 1800.2 - изменения UVM

Подробнее

Вебинар (состоится )

Портирование свёрточных нейронных сетей на платформу Xilinx Zynq Ultrascale Plus и ускорение их работы

Подробнее

Вебинар (состоится )

Двухдневный семинар по Xilinx Versal от Doulos 15-16.09 или 29-30.09 без оплаты.

Подробнее

Мероприятия (состоится )

Конкурс от Xlinix "Adaptive Computing Challenge 2021"

Подробнее

Мероприятия (состоится 14-16 сен 2021)

Сколковская школа синтеза цифровых схем снова открывает свои двери!

Подробнее

Вебинар (состоится 2 сен 2021)

Что нового в OSVVM?

Подробнее

Вебинар (состоится 7-сен-2021)

SoM-модули Kria – ускорение и удешевление разработки устройств с машинным зрением и ИИ. Теория и практика.

Подробнее

Мероприятия (состоится )

Российский Форум Микроэлектроника-2021, 3–9 октября 2021 года, Алушта

Подробнее
Все предстоящие события

FPGA-Systems – это живое, постоянно обновляемое и растущее сообщество.
Хочешь быть в курсе всех новостей и актуальных событий в области?
Подпишись на рассылку