Отладочный модуль SmartLynq+ для Versal ACAP от Xilinx - 17 Февраля 2021 - FPGA-Systems

Отладочный модуль SmartLynq+ для Versal ACAP от Xilinx

Xilinx, smartlynq, ПЛИС, FPGA, Versal, JTAG

Автор: gmlmacrogroup

Дата: 17.02.2021 17:17

Категория:Новинки

78

0

Компания Xilinx добавила продукт в свой портфель модулей программирования, отладки и трассировки модуль SmartLynq+. Это высокоскоростной модуль отладки и трассировки, в первую очередь ориентированный на проекты, использующие платформу Versal, который значительно улучшает процесс конфигурации и скорость трассировки. Модуль SmartLynq+ обеспечивает до 28 раз более быстрое время загрузки Linux через высокоскоростной порт отладки (HSDP), чем через кабель передачи данных SmartLynq. Для захвата трассировки модуль SmartLynq+ поддерживает скорость до 10 Гбит/с через интерфейс HSDP. Это в 100 раз быстрее, чем стандартный JTAG. Более быстрые итерации и повторяющиеся загрузки повышают продуктивность разработки и сокращают цикл проектирования. Это означает снижение времени, затраченного на отладку, вместо которой вы можете сосредоточиться на запуске своих решений на основе Versal.

Отладочный модуль SmartLynq+ для Versal ACAP от Xilinx

Преимущества модуля SmartLynq+:

  • сверхбыстрая скорость загрузки, максимальная продуктивность разработки для более быстрых итераций
  • высокоскоростная трассировка с улучшенной наглядностью, до 14 ГБ памяти трассировки для истории выполнения команд
  • полная наглядность для гетерогенных архитектур, углублённая отладка для аппаратного IP и интеллектуальных механизмов (AI и DSP), адаптируемых механизмов и скалярных механизмов в Versal ACAP
  • сплочённая и связанная со временем отладка всех подсистем
  • гибкая и интеллектуальная платформа отладки с такими функциями, как интеллектуальная фильтрация и программируемый встроенный отладчик
  • общая платформа отладки с единым представлением для удалённой многопользовательской среды.


Модуль SmartLynq+, обладающий революционной производительностью и наполненный умными функциями, является самым умным и гибким продуктом для отладки на рынке.

Основные характеристики и интерфейсы:

Основные характеристики и интерфейсы SmartLynq+ от Xilinx

Основные функции и интерфейсы для модуля SmartLynq+:

  • разъём USB 3.0 на стороне хоста, Gigabit Ethernet для подключения к сети и обеспечения удалённого доступа
  • высокоскоростной порт отладки (HSDP) для более быстрого программирования, отладки и высокоскоростной последовательной трассировки
  • JTAG (разъём PC4), обеспечивающий скорость до 100 МГц
  • 8-битный порт ввода/вывода общего назначения (GPIO) для различных основных операций ввода/вывода на целевой плате
  • разъём Mictor-38 для параллельной трассировки (зарезервирован для использования в будущем).

Аксессуары, поставляемые с модулем SmartLynq+, включают блок питания, кабели USB и Ethernet, карту памяти micro SD, кабели JTAG и GPIO. Пользователи должны загрузить последний образ SD-карты, выполнить необходимые шаги для настройки модуля, а затем приступить к разработке с помощью Versal ACAP. Учебник по встроенному дизайну (EDT) доступен пользователям, чтобы помочь им начать работу. Пользователи могут легко применять модуль SmartLynq+ с комплектами отладочных плат VCK190 Versal AI Core series и VMK180 Versal Prime series и испытать силу HSDP.

Всего комментариев : 0
avatar

Рекомендуем ознакомиться

Руководство

Руководство: Цикл статей по сборке PetaLinux для СнК Xilinx Zynq

Подробнее

Обзор архитектуры Intel® Hyperflex™ для устройств Intel Agilex™

Подробнее

Наука: Материалы и доклады конференции МЭС-2020

Подробнее

Новинки

FPGA. Библия программиста Verilog

Подробнее

Новости проекта "Pentagon" : 21 10 2019

Подробнее

Последние статьи нашего сообщества

Xilinx FPGA

ZYNQ HW: EBAZ4205: часть 2

Подробнее

Xilinx FPGA

ZYNQ HW: EBAZ4205: Часть 1

Подробнее

SystemVerilog

UVM тест таблицы sin/cos

Подробнее

Познавательное

FPGA или микроконтроллер: что же выбрать?

Подробнее

Познавательное

Обзор научных работ, связанных с FPGA

Подробнее

Аналитика и обзоры

Пролог: Исследование Функциональной Верификации Исследовательской Группы Уилсона 2020 Года

Подробнее

High Level Synthesis

Основы AXI часть 7 - Подключение к PS с помощью AXI4-Lite и Vitis HLS

Подробнее

Xilinx Vivado

Vivado Quality of Result (Перевод статьи MicroZed Chronicles)

Подробнее

High Level Synthesis

Основы AXI часть 6 – Введение в AXI4-Lite в Vitis HLS (часть 1)

Подробнее

High Level Synthesis

Сможет ли HLS код побить HDL по производительности?

Подробнее
Все статьи

Календарь актуальных событий и мероприятий

Вебинар (состоится 25-02-2021)

Быстрый старт с симулятором ПЛИС Riviera-PRO. Часть 1 - Ввод проекта и моделирование

Подробнее

Вебинар (состоится 24-02-2021)

Вебинар PLC2: Машинное зрение в реальном времени с низким потреблением и системы с искусственным интеллектом

Подробнее

Вебинар (состоится 17-02-2021)

Воркшоп Libero SoC Flash-FPGA

Подробнее

Вебинар (состоится )

Вебинар: все что нужно знать о массивах в SystemVerilog

Подробнее

Вебинар (состоится on-demand)

Три вебинара по Intel Agilex FPGA

Подробнее

Вебинар (состоится 03-02-2021)

Повышение производительности систем на базе FPGA за счёт оптимизации архитектуры памяти

Подробнее

Вебинар (состоится 29-01-2021)

Xilinx Versal ACAP - от ПЛИС к платформе

Подробнее

Мероприятия (состоится 20-01-2021)

Intel FPGA Technology Day EMEA

Подробнее

Мероприятия (состоится )

QuickSilicon зимний хакатон

Подробнее

Вебинар (состоится 14-01-2021)

Microchip PolarFire® SoC FPGA - часть 4

Подробнее
Все предстоящие события

FPGA-Systems – это живое, постоянно обновляемое и растущее сообщество.
Хочешь быть в курсе всех новостей и актуальных событий в области?
Подпишись на рассылку