fpga-systems-magazine

Проверка эквивалентности для FPGA

KeisN13
27.07.2021 06:58
768
1
0.0

Систематические ошибки проектирования, вносимые инструментами автоматизированного проектирования, такими как синтез, бывает трудно обнаружить, не говоря уже о том, что они могут быть катастрофическими, если они попадут в конечное устройство. Формальная проверка эквивалентности использовалась при проектировании ASIC в течение многих лет. По мере увеличения логической ёмкости ПЛИС, проверка функциональной эквивалентности кода уровня RTL  и окончательного проекта ПЛИС после размещения и трассировки становится критически важным и обязательным. Верификация результатов имплементации FPGA может ускорить процесс проектирования, сократить время тестирования и значительно снизить риски производства ASIC.

На вебинаре вы узнаете:

  •  о различиях между формальной верификацией и моделированием в контексте проверки эквивалентности
  • как определить проблемы проверки для последовательной оптимизации
  • обсудите преимущества подхода к верификации нетлистов и связанных с ними приложений

Вебинар состоится 27 июля 2021

Время 08:00 AM Pacific Daylight Time

Подробности и ссылка на регистрацию

768
1
0.0

Всего комментариев : 1
avatar
0
1 KeisN13 • 07:15, 01.08.2021
Запись вебинара выложена здесь   https://verificationacademy.com/sessions/equivalence-checking-for-fpga
avatar

FPGA-Systems – это живое, постоянно обновляемое и растущее сообщество.
Хочешь быть в курсе всех новостей и актуальных событий в области?
Подпишись на рассылку

ePN