Главная » Статьи » Xilinx » Видеоуроки

FPGA начального уровня :: Часть 3.2 :: Разработка PUF на HDL
В этом видео мы продолжаем разрабатывать HDL код для физически неклонируемой функции Arbiter PUF. Сегодня мы спроектируем линию задержки, основой которой послужит разработанный на прошлом занятии мультиплексор.
​​​​​​​
Мы подробно проходим по каждому этапу проектирования: начиная от создания каталога и проекта в среде Xilinx Vivado и заканчивая анализом результатов синтеза. Разработка ведется как на VHDL так и на Verilog, поэтому ни кто не останется в обиде. В целом всё очень схоже, в чём Вы сами сможете убедиться.
Если у Вас есть вопрос, идея или вы хотите помочь в развитии проекта статьей, видео или поделиться опытом с начинающими FPGA разработчиками, то оставляйте свои предложения в комментариях под видео, на нашем сайте http://fpga-systems.ru или присылайте их на наш почтовый ящик fpga-systems@yandex.ru.

Следите за выходом новых видео на канале в Telegram FPGA-Systems.ru Events https://t.me/Powered_by_KeisN13_events

Обсуждайте в чате Telegram FPGA-Systems.ru https://t.me/Powered_by_KeisN13

Ссылки на документацию:
UG901: Vivado Design Suite User Guide. Synthesis. http://www.xilinx.com/support/documen...
UG474: 7 Series FPGAs Configurable Logic Block http://www.xilinx.com/support/documen...
Категория: Видеоуроки | Добавил: KeisN13 (12.01.2019)
Просмотров: 20 | Теги: arbiter puf, Vivado, fpga начального уровня | Рейтинг: 0.0/0
Всего комментариев: 0
avatar