fpga-systems-magazine

Active-HDL теперь поддерживает UVM

KeisN13
03.12.2019 18:41
1144
0
0.0
Компания Aldec сообщила о расширении функционала своего продукта Active-HDL. Теперь появилась поддержка конструкций SystemVerilog, используемых для верификации, то есть стала возможна поддержка  Universal Verification Methodology (UVM).
 
1144
0
0.0

Всего комментариев : 0
avatar

FPGA-Systems – это живое, постоянно обновляемое и растущее сообщество.
Хочешь быть в курсе всех новостей и актуальных событий в области?
Подпишись на рассылку

ePN