fpga-systems-magazine

Вебинар: Определение временных ограничений проекта с помощью SDC

KeisN13
31.08.2019 10:49
1340
0
0.0
Этот вебинар поможет вам начать работу с временными ограничениями для Вашего проекта с использованием стандартного формата Synopsys Timing Constraints (SDC).

Помимо обзора того, что такое SDC и основной терминологии, вы узнаете, как определить корректно задать параметры тактовой частоты, как правильно задать временные параметры для блоков ввода/вывода, познакомитесь с командами исключения  из временного анализа и multicycle.

Вебинар состоится в среду 11 сентября 2019
Время: 10-11am (BST)  11am-12pm (CEST)  2.30-3.30pm (IST).
Ссылка на регистрацию.

*Оригинал новости
1340
0
0.0

Всего комментариев : 0
avatar

FPGA-Systems – это живое, постоянно обновляемое и растущее сообщество.
Хочешь быть в курсе всех новостей и актуальных событий в области?
Подпишись на рассылку

ePN