Вебинар: синтезирумые конструкции языка SystemVerilog
17.12.2019 19:41
1300
0
0.0
Портал Doulos проводит вебинар, посвященный разработке синтезируемых RTL моделей, описанных на языке SystemVerilog.
На вебинаре будет продемонстрировано использование конструкций SystemVerilog, таких как: always, priority, unique, wild equality, case inside, inside operator и streaming operator, для написания компактных RTL моделей.
Дата проведения вебинара: 20 декабря 2019г.
Ссылка на регистрацию
На вебинаре будет продемонстрировано использование конструкций SystemVerilog, таких как: always, priority, unique, wild equality, case inside, inside operator и streaming operator, для написания компактных RTL моделей.
Дата проведения вебинара: 20 декабря 2019г.
Ссылка на регистрацию
