Интересные проекты: sv2v: SystemVerilog to Verilog

На просторах GitHub продолжают появляться интересные проекты направленные на повышение привекательности разработки на ПЛИС. Так, проект sv2v посвящен решению задачи перевода кода из SystemVerilog в Verilog. Изначальная цель проекта — расширение возможностей open-source инструментов: большая часть из них на текущий момент умеет работать только с Verilog. 

Подробнее: https://github.com/zachjs/sv2v