Новые возможности симулятора Active-HDL 12 - 26 Января 2021 - FPGA-Systems

Конференция FPGA разработчиков - регистрация открыта

Новые возможности симулятора Active-HDL 12

Автор: akulin1486

Дата: 26.01.2021 17:00

Категория:Новинки

337

0

В новой версии симулятора ПЛИС Active-HDL v12, которая вышла в 2021 г., представлены следующие улучшения:

Улучшения в симуляции Verilog / SystemVerilog

  • Многоразмерные массивы экземпляров
  • Неразрешимые пользовательские типы цепей
  • Уникальные констрейны (ограничения)
  • Передача элемента массива как аргумента в метод mailbox
  • Нестандартные расширения к языку:
  • Переменные типы выходов блоков тактирования могут управляться непрерывным назначением.
  • Циклы foreach могут итерировать по элементам подмассива
  • Назначение виртуального интерфейса modport интерфейсу без modport
  • Ассерции SystemVerilog могут быть использованы в PSL vunit.

Улучшения в симуляции VHDL-2019

  • Параметры, передаваемые в защищенные методы, могут иметь тип "файл", "доступ", или композитный тип.
  • Параметры функции могут иметь тип "доступ" или "защищенный".
  • Общая переменная типа "защищенный" может быть объявлена как формальная переменная "порт".
  • Дженерики могут быть отображены в вызове подпрограммы, позволяя пропустить инстанциацию подпрограммы.

Улучшения производительности

  • Изменение и улучшение управления памятью, и проверка и отчет о проблемах занятия памяти в процессе симуляции.
  • Улучшение производительности процесса элаборации для крупных проектов, скомпилированных в режиме отладки, и содержащих много констант, параметров или параметризованных типов.
  • Улучшение решателя случайных констрейнов

Симулятор Active-HDL

Поддержка новых версий программных продуктов других вендоров по мере появления:

  • Synopsys SynplicitySynplifyPro
  • Xilinx Vivado202x.x
  • MicrosemiLibero
  • Intel QuartusPrime Standard / Pro
  • Lattice Radiant Software LSE 2.x

Поставка предварительно скомпилированных библиотек вендоров:

  • Intel®Quartus® Prime Standard / Pro
  • Lattice® Diamond
  • Lattice® Radiant
  • Xilinx®Vivado
  • MicrosemiLibero®SoC
  • OSVVM
  • UVVM

Улучшения в редакторе машины состояний

  • Отдельное хранение настроек Code Generation Settings для каждого файла диаграмм состояний
  • Набор настроек в диалоговом окне зависит от выбранного языка HDL
  • Улучшение генерации кода, особенно полезное при использовании ALINT-PRO для проверки качества кода

Окно стимулов

  • Новый интерфейс для более удобного создания виртуальных источников сигнала
  • Окно создания стимулов сделано независимым от других инструментов Active-HDL
  • Возможность добавлять созданные стимулы к сигналам, представленным в окне просмотра диаграмм
  • Возможность экспортировать созданные стимулы в файлы XML и DO, или импортировать

Другие улучшения

  • Поддержка локальных переменных типа real в ассерциях
  • Поддержка типа векторов sc_bv шириной более 32 бит
  • В отчете о покрытии - различие между оператором if без else и оператора if, имеющего else

В целом инструмент Active-HDL стал еще более удобным в работе и мощным. Возможность использовать универсальный симулятор для работы с проектами HDL для любых ПЛИС ведущих вендоров, быстрая компиляция проекта, удобный и эффективный симулятор делают Active-HDL весьма полезным инструментом для разработчиков сложных проектов ПЛИС, позволяющим повысить эффективность и производительность разработки.

Всего комментариев : 0
avatar

Рекомендуем ознакомиться

Руководство

Руководство: Petalinux и Snickerdoodle Black

Подробнее

Новинки

FPGA. Библия программиста Verilog

Подробнее

Xilinx Video Series 34: работа в видео буфером

Подробнее

Как защитить RTL код от взлома по стандарту IEEE 1735 в Intel® Quartus® Prime Pro

Подробнее

Оптимизация проекта на HLS c помощью Analysis Perspective

Подробнее

Последние статьи нашего сообщества

Познавательное

Что нового в VHDL 2019?

Подробнее

Познавательное

Введение в EDA Playground

Подробнее

Xilinx FPGA

ZYNQ HW: EBAZ4205: часть 2

Подробнее

Xilinx FPGA

ZYNQ HW: EBAZ4205: Часть 1

Подробнее

SystemVerilog

UVM тест таблицы sin/cos

Подробнее

Познавательное

FPGA или микроконтроллер: что же выбрать?

Подробнее

Познавательное

Обзор научных работ, связанных с FPGA

Подробнее

Аналитика и обзоры

Пролог: Исследование Функциональной Верификации Исследовательской Группы Уилсона 2020 Года

Подробнее

High Level Synthesis

Основы AXI часть 7 - Подключение к PS с помощью AXI4-Lite и Vitis HLS

Подробнее

Xilinx Vivado

Vivado Quality of Result (Перевод статьи MicroZed Chronicles)

Подробнее
Все статьи

Календарь актуальных событий и мероприятий

Мероприятия (состоится )

oneAPI Саммит 2021

Подробнее

Вебинар (состоится )

Ускорение процесса проектирования печатных плат с использованием ПЛИС

Подробнее

Вебинар (состоится 25-03-2021)

Увеличение продуктивности верификации RTL кода в Matlab и Simulink

Подробнее

Вебинар (состоится )

Вебинар по формальной верификации регистров ввода/вывода

Подробнее

Вебинар (состоится 13-04-2021)

Вебинар по работе с SystemC и MatchLib

Подробнее

Вебинар (состоится 23 и 25.03.2021)

Вебинар по использованию Intel OneAPI от компании Bittware

Подробнее

Вебинар (состоится )

Врываемся в FPGA с Basys3 - воркшоп в двух частях

Подробнее

Вебинар (состоится 25-02-2021)

Быстрый старт с симулятором ПЛИС Riviera-PRO. Часть 1 - Ввод проекта и моделирование

Подробнее

Вебинар (состоится 24-02-2021)

Вебинар PLC2: Машинное зрение в реальном времени с низким потреблением и системы с искусственным интеллектом

Подробнее

Вебинар (состоится 17-02-2021)

Воркшоп Libero SoC Flash-FPGA

Подробнее
Все предстоящие события

FPGA-Systems – это живое, постоянно обновляемое и растущее сообщество.
Хочешь быть в курсе всех новостей и актуальных событий в области?
Подпишись на рассылку