«Временные ограничения и анализ в Vivado» – совместный вебинар Макро Групп и PLC2, авторизованного тренинг-партнёра Xilinx - 4 Декабря 2020 - FPGA-Systems

«Временные ограничения и анализ в Vivado» – совместный вебинар Макро Групп и PLC2, авторизованного тренинг-партнёра Xilinx

FPGA, plc2, Xilinx, ПЛИС, Vivado

Автор: gmlmacrogroup

Дата: 04.12.2020 14:01

Категория:Вебинар

371

0

Компания Макро Групп начинает сотрудничество в области обучения технологиям Xilinx с компанией PLC2 GmbH (Германия), авторизованным тренинг-партнёром (ATP) Xilinx. Подготовленные PLC2 тренинги и учебные курсы становятся доступны на территории России и СНГ и проводятся совместными усилиями обеих компаний.

Первый совместный вебинар-тренинг по теме «Временные ограничения и анализ в Vivado» («Vivado Timing Constraints») проводит основатель PLC2 Евгений Красин. Вебинар проходит на английском языке с переводом на русский. В начале вебинара Евгений кратко расскажет о PLC2, её учебных курсах и о сотрудничестве с Макро Групп.

Вебинар состоится 8 декабря 2020 в 11:00 МСК. Продолжительность вебинара – 1,5-2 часа.

Участие бесплатное по предварительной регистрации:

Зарегистрироваться

Приглашаем всех заинтересованных специалистов в области проектирования дизайна ПЛИС принять участие в мероприятии.

О теме вебинара

Временные ограничения и анализ в Vivado» – совместный вебинар Макро Групп и PLC2Временные ограничения (timing constraints) используются для задания временных характеристик дизайна. Временные ограничения влияют на все внутренние временные взаимосвязи, задержки в комбинаторной логике (LUT) и между триггерами, регистрами или ОЗУ. Временные ограничения могут быть глобальными или зависящими от пути. Для достижения требуемых временных характеристик проекта, разработчику необходимо задать набор ограничений для этапов синтеза и физической реализации, которые представляют собой требования, предъявляемые к заданным путям или цепям. Ими могут быть период, частота, перекос на шинах, максимальная задержка между конечными точками или максимальная чистая задержка. После синтеза или реализации достигнутые характеристики анализируются с помощью инструментов статического временного анализа Vivado.

Статический анализ тайминга – это метод определения соответствия схемы временным ограничениям без необходимости моделирования, поэтому он намного быстрее, чем симуляция с учетом временных задержек. Инструменты Vivado STA проверяют настройки, временные характеристики (setup and hold time), ограничения синхронизации, максимальную частоту и многие другие правила проектирования. Статический анализ тайминга в качестве исходных данных принимает синтезированный список соединений либо физический список соединений проекта. На основе этих списков, алгоритмы Xilinx рассчитывают временные задержки и их соответствие задаваемым разработчиком требованиям.

Вебинар основан на материалах 4-дневного учебного курса «Временные ограничения и анализ в Vivado». 

Всего комментариев : 0
avatar

Рекомендуем ознакомиться

Вебинар

«Временные ограничения и анализ в Vivado» – совместный вебинар Макро Групп и PLC2, авторизованного тренинг-партнёра Xilinx

Подробнее

Xilinx представляет самую большую в мире емкость FPGA, Virtex UltraScale+ VU19P

Подробнее

Вебинар

Вебинар: Введение в OSVVM - Open Source VHDL Verification Methodology

Подробнее

Мероприятия

Саммит разработчиков oneAPI 2020

Подробнее

Статья: Фотонный программируемый сигнальный процессор (FPDA)

Подробнее

Последние статьи нашего сообщества

Познавательное

FPGA или микроконтроллер: что же выбрать?

Подробнее

Познавательное

Обзор научных работ, связанных с FPGA

Подробнее

Аналитика и обзоры

Пролог: Исследование Функциональной Верификации Исследовательской Группы Уилсона 2020 Года

Подробнее

High Level Synthesis

Основы AXI часть 7 - Подключение к PS с помощью AXI4-Lite и Vitis HLS

Подробнее

Xilinx Vivado

Vivado Quality of Result (Перевод статьи MicroZed Chronicles)

Подробнее

High Level Synthesis

Основы AXI часть 6 – Введение в AXI4-Lite в Vitis HLS (часть 1)

Подробнее

High Level Synthesis

Сможет ли HLS код побить HDL по производительности?

Подробнее

Vunit

Проведение тестирования проекта с помощью VUnit

Подробнее

Познавательное

Разработка на FPGA – Хорошая, плохая и отторгающая

Подробнее

Microblaze

Создание многопроцессорной системы в Vitis: Zynq + MicroBlaze

Подробнее
Все статьи

Календарь актуальных событий и мероприятий

Мероприятия (состоится 20-01-2021)

Intel FPGA Technology Day EMEA

Подробнее

Мероприятия (состоится )

QuickSilicon зимний хакатон

Подробнее

Вебинар (состоится 14-01-2021)

Microchip PolarFire® SoC FPGA - часть 4

Подробнее

Вебинар (состоится 22.01.2021)

Модельное проектирование ПЛИС и ASIC в контексте функциональной безопасности

Подробнее

Мероприятия (состоится 25.01-19.02 2021)

Школа FPGA/SoC для применения в атомной промышленности и связанной с ней приборостроении

Подробнее

Мероприятия (состоится )

Доступны материалы конференции Synopsys Verification Day 2020

Подробнее

Вебинар (состоится )

Глубокое обучение на FPGA

Подробнее

Вебинар (состоится )

Вебинар: Верификация с использованием OSVVM

Подробнее

Вебинар (состоится )

«Временные ограничения и анализ в Vivado» – совместный вебинар Макро Групп и PLC2, авторизованного тренинг-партнёра Xilinx

Подробнее

Вебинар (состоится 10.12.2020)

Ускорения отладки RTL для ПЛИС

Подробнее
Все предстоящие события

FPGA-Systems – это живое, постоянно обновляемое и растущее сообщество.
Хочешь быть в курсе всех новостей и актуальных событий в области?
Подпишись на рассылку