Выпущен новый релиз симулятора ПЛИС Active-HDL 12.0! - 21 Января 2021 - FPGA-Systems

Конференция FPGA разработчиков - регистрация открыта

Выпущен новый релиз симулятора ПЛИС Active-HDL 12.0!

active-hdl, aldec, Симулятор, FPGA, ПЛИС

Автор: akulin1486

Дата: 21.01.2021 10:40

Категория:Новинки

1296

0

Компания ALDEC выпустила новый релиз симулятора ПЛИС Active-HDL 12.0! Active-HDL 12.0 позволяет разработчикам ПЛИС в полной мере использовать многие функции последней версии VHDL и помогает повысить эффективность проверки проекта.

Последний релиз поддерживает новые функции языка VHDL-2019 (IEEE 1076-2019), что упрощает язык, снимает определенные ограничения, которые присутствовали в более ранних версиях, и вводит новые интерфейсы прикладного программирования (API).

В OSVVM 2020.08 были добавлены усовершенствования, дающие пользователям доступ к новым возможностям отслеживания требований, обновленным сценариям, компонентам полной проверки AXI4 и независимым от модели транзакциям, на основе бесплатных методологий с открытым кодом.

В последней версии Active-HDL также представлены улучшения языка SystemVerilog, которые включают начальную поддержку многомерных массивов экземпляров, предварительную поддержку неразрешенных определяемых пользователем типов цепей и предварительную поддержку уникальных ограничений. Также доступны несколько нестандартных расширений для SystemVerilog. К ним относятся разрешение на управление выходными данными переменного типа для блоков синхронизации посредством непрерывного присвоения, разрешение использования циклов foreach для элементов подмассива, и назначение виртуального интерфейса с modport для виртуального интерфейса без modport.

Active-HDL - это интегрированная универсальная среда проектирования (IDE), которая пригодна для работы с ПЛИС всех ведущих вендоров, и включает в себя полный набор инструментов графического проектирования и работы с HDL-кодом, а также симулятор RTL/gate-level для быстрой разработки и верификации FPGA. Эти функции в сочетании с поддержкой последних версий языка VHDL позволяют инженерам создавать, поддерживать, повторно использовать и легко проверять свои проекты.

«Язык VHDL-2019 был запрошен пользователями, ранжирован пользователями, изучен пользователями, написан пользователями и проголосован сообществом VHDL», - комментирует Джим Льюис, директор по обучению VHDL в SynthWorks и председатель рабочей группы IEEE 1076 VHDL. «Как и в случае с VHDL-2008, компания Aldec находится в авангарде внедрения новых языковых функций. Это хорошая новость, поскольку сообщество готово начать использовать VHDL-2019».

Для ознакомления с продуктом доступна бесплатная студенческая "lite" версия Active-HDL

 

Всего комментариев : 0
avatar

Рекомендуем ознакомиться

ПЛИС для начинающих: Разбираем задачи из Хэррис и Хэррис: упражнение 4.5: Подготовка

Подробнее

Руководство

Руководство: Использование памяти Everspin 1Gb STT-MRAM с Xilinx контроллером DDR4

Подробнее

Вебинар

Вебинар: Платформа BittWare S7t-VG6 с 7нм FPGA Achronix Speedster7t

Подробнее

ПЛИС GateMate фирмы Cologne Chip AG

Подробнее

FPGA начального уровня :: Часть 4 :: Сборка процессорной системы на MicroBlaze

Подробнее

Последние статьи нашего сообщества

Познавательное

Что нового в VHDL 2019?

Подробнее

Познавательное

Введение в EDA Playground

Подробнее

Xilinx FPGA

ZYNQ HW: EBAZ4205: часть 2

Подробнее

Xilinx FPGA

ZYNQ HW: EBAZ4205: Часть 1

Подробнее

SystemVerilog

UVM тест таблицы sin/cos

Подробнее

Познавательное

FPGA или микроконтроллер: что же выбрать?

Подробнее

Познавательное

Обзор научных работ, связанных с FPGA

Подробнее

Аналитика и обзоры

Пролог: Исследование Функциональной Верификации Исследовательской Группы Уилсона 2020 Года

Подробнее

High Level Synthesis

Основы AXI часть 7 - Подключение к PS с помощью AXI4-Lite и Vitis HLS

Подробнее

Xilinx Vivado

Vivado Quality of Result (Перевод статьи MicroZed Chronicles)

Подробнее
Все статьи

Календарь актуальных событий и мероприятий

Мероприятия (состоится )

oneAPI Саммит 2021

Подробнее

Вебинар (состоится )

Ускорение процесса проектирования печатных плат с использованием ПЛИС

Подробнее

Вебинар (состоится 25-03-2021)

Увеличение продуктивности верификации RTL кода в Matlab и Simulink

Подробнее

Вебинар (состоится )

Вебинар по формальной верификации регистров ввода/вывода

Подробнее

Вебинар (состоится 13-04-2021)

Вебинар по работе с SystemC и MatchLib

Подробнее

Вебинар (состоится 23 и 25.03.2021)

Вебинар по использованию Intel OneAPI от компании Bittware

Подробнее

Вебинар (состоится )

Врываемся в FPGA с Basys3 - воркшоп в двух частях

Подробнее

Вебинар (состоится 25-02-2021)

Быстрый старт с симулятором ПЛИС Riviera-PRO. Часть 1 - Ввод проекта и моделирование

Подробнее

Вебинар (состоится 24-02-2021)

Вебинар PLC2: Машинное зрение в реальном времени с низким потреблением и системы с искусственным интеллектом

Подробнее

Вебинар (состоится 17-02-2021)

Воркшоп Libero SoC Flash-FPGA

Подробнее
Все предстоящие события

FPGA-Systems – это живое, постоянно обновляемое и растущее сообщество.
Хочешь быть в курсе всех новостей и актуальных событий в области?
Подпишись на рассылку