fpga-systems-magazine

Active-HDL теперь поддерживает UVM

KeisN13
03.12.2019 18:41
1384
0
0.0
Компания Aldec сообщила о расширении функционала своего продукта Active-HDL. Теперь появилась поддержка конструкций SystemVerilog, используемых для верификации, то есть стала возможна поддержка  Universal Verification Methodology (UVM).
 
systemverilog, active-hdl, aldec, uvm
1384
0
0.0
Всего комментариев : 0
Войдите:
avatar

Вам так может быть интересно

Новый уровень в проектировании ASIC с proFPGA quad Intel® Stratix® 10 GX 10M

CCIX или CXL

Воркшоп: Знакомство с Xilinx Vivado

Вебинар

Вебинар: Построение систем видеообработки на ПЛИС Intel

Xilinx FPGA

ZYNQ SW: EBAZ4205: часть 2 (Vivado 2020)

Аналитика и обзоры

Пролог: Исследование Функциональной Верификации Исследовательской Группы Уилсона 2020 Года

Xilinx FPGA

ZYNQ SW: EBAZ4205: часть 4 (Vivado 2023)

Прочее

Быстрый старт: поднимаем PCIe (xdma)

Ищу сотрудников

FPGA программист

Продам

Продам FMC-loopback, PCIe-loopback

Ищу сотрудников

Вакансия разработчик FPGA

Ищу сотрудников

Разработчик FPGA (ПЛИС) Senior

FPGA-Systems – это живое, постоянно обновляемое и растущее сообщество.
Хочешь быть в курсе всех новостей и актуальных событий в области?
Подпишись на рассылку

ePN