fpga-systems-magazine

Как правильно выходить из Reset в больших FPGA

01.02.2019 14:11

1901

0

0.0

Несколько советов о правильном построении цепей сброса в больших проектах на больших FPGA на примере Arria 10

очень короткого, СSS КАРТЫ

1901

0

0.0

Оцените статью: Войдите в аккаунт , чтобы проголосовать

Всего комментариев : 0

Вам так может быть интересно

Тренинг: Разработка приложений для встроенных систем с Xilinx AI

Работаем с управлятором 7-сегементиков TM1637 на FPGA - интерфейсно-периферийный стрим #44

Вебинар: Особенности PCIExpress в Intel Agilex™

Двухдневный семинар по Xilinx Versal от Doulos 15-16.09 или 29-30.09 без оплаты.

Видео: Сколько времени нужно для пробуждения ПЛИС?

Вебинар: Как развернуть Cortex-M на FPGA Xilinx

Введение в Questa Lint и Questa CDC для разработчиков

Преодоление энергетических, габаритных и других конструктивных ограничений с помощью возможностей Плис

Menta представит своё ядро eFPGA на конференции DAC

Анонс книги Параунитарные банки фильтров в алгебре кватернионов для систем кодирования изображений в ограничениях арифметики с фиксированной

Руководство

Новый видео руководство: Интерфейсы :: MIPI :: Часть 1 :: Тестовый проект для SP701

Xilinx возвращается в борьбу за Cost-optimized рынок

CCIX или CXL

Руководство

Новое руководство по глубокому обучению с Xilinx DNNDK

Обновление: Образ Pynq теперь доступен для карт ускорителей Xilinx Alveo

Немного о технологии Intel EMIB

Xilinx Video Series Blog: часть 32

Тарасов, И.Е. ПЛИС Xilinx. Языки описания аппаратуры VHDL и Verilog, САПР, приемы проектирования

Вебинар: Использование ПЛИС для ускорения Центров Обработки Данных

Почему SmartNIC лучше чем обычный NIC?

FPGA Daily News #034

Разработка систем SDR с использованием Aldec HES

FPGA Daily News #028

IDE и язык VHDP для упрощения разработки на базе MAX10

Новинка: Xilinx Zynq UltraScale+ RFSoC ZCU216 - АРМ+ПЛИС+АЦП+ЦАП - все в одном кристалле!

HDLBits - Тренируй навык Verilog

Серия из 3-х семинаров Vitis AI Development on AMD Xilinx Adaptive Platforms

Вебинар: Введение в пользовательские процессоры обработки изображений с использованием технологий Xilinx

Вебинар «Разработка на ПЛИС с применением IP-ядер российского производства»

Новая карта-ускоритель будет стоять в HP Enterprise

VHDL Coding for FPGAs

Achronix и BittWare представили свою карту-ускоритель на базе ПЛИС

FPGA Воркшоп

Стрим: 25 апреля в 20:00

XCVU13P FPGA Module

Платы: Пополнение платформ для прототипирования: модуль "XCVU13P FPGA Module" от компании proFPGA

FPGA начального уровня :: Часть 7 :: Подготовка к отладке

AMD анонсирует самый ёмкий FPGA чип

Новостной дайджест событий проекта: Январь 2021

Статья: Новая платформа поможет программистам реализовать связку CPU + ПЛИС

FPGA Daily News #22

Статья: Поддержка ПЛИС Intel Arria 10 GX в VMware vSphere

Раздаем бесплатные отладки на FPGA школьникам и студентам

Два воркшопа от Адама Тейлора и Crowd Supply теперь в открытом доступе

Партнёрка: Тренинг-«карапулька» - Необычный формат тренинга от PLC2

ExpoElectronica 2023: о Премии Electronica

Vivado, SDSoC и SDAccel : 2019.1

Xilinx взялся за железные дороги

FPGA. Библия программиста Verilog

Видео-тренинг: Введение в Hyper-Pipelining в Intel FPGA

Развертывание Tensorflow Lite в Zephyr на LiteX/VexRiscv

MicroZed Chronicles: Подробнее о PYNQ IOP

Вебинар: Введение в решения по машинному обучению от Gowin

Руководство

Компьютерное зрение на платфомре ZYNQ

Quokka 101 в Дискорде

Вебинар: Методология наложения ограничений на пересечение тактовых доменов

Вебинар от ALDEC: Краевые случаи как источник ошибок при проектировании ПЛИС

Мероприятия

LPCV - Хакатон по компьютерному зрению

01 Minized: Материалы и тренинги

Статья про Video Frame Buffer от Адама Тэйлора

Вебинар: Интегрирование Arm Cotex-M3 в ПЛИС Xilinx

Intel : Академия ИИ : Глубокое обучение на FPGA компании Intel

Серия веб-семинаров, посвященных экосистемам Mi-V

Вебинар "Определение временных ограничений с помощью SDC"

Вебинар: USB2.0 Soft IP: Введение в USB-решение GOWIN Semiconductor для ПЛИС

Онлайн воркшоп от Xilinx: Разворачиваем CortexM на FPGA

Модельное проектирование ПЛИС и ASIC в контексте функциональной безопасности

Частичная реконфигурация: Бесплатный курс на UDEMY

Xilinx Pynq Python

Запись: Xilinx / Python и Edge

Обновление: MathWorks ускоряет верификацию FPGA /ASIC проектов благодаря поддержке UVM

Розыгрыш отладок Hello FPGA от Microchip

Вебинар: введение в Intel® Agilex™, особенности интерфейсов внешней памяти

Вебинары по верификации от Trias Mikroelektronik

Новости компании ReflexCES

Проверка эквивалентности для FPGA

Intel отгрузила первые 10нм ПЛИС Agilex

Руководство

Вышел новый набор статей по работе c Zynq для самых маленьких

FPGA Daily News #023

5G с точки зрения Xilinx

Вебинар: Implementing Arm Soft Processor IPs in Xilinx FPGAs

Опубликованы материалы конференции Nokia и Intel

Xilinx Versal ACAP на русском

FPGA возвращаются в область граничных вычислений и AI

Вебинар: Разработка конечных автоматов и управляющей логики и их запуск на микроконтроллерах и ПЛИС

Понимание стабильности рандомизации в SystemVerilog и UVM

Мероприятия

В сентябре 2022 года состоятся две предконференции Российского форума «Микроэлектроника 2022»

Разработка и развитие Verilog и SystemVerilog

Мероприятия

Глава РАН провёл сессию о государственной политике в сфере электроники

FPGA Daily News #20

Книжный FPGA стрим #42

Акция: Две отладки от Lattce MachXO3D Breakout Board & Development Board со скидкой 70%

Быстрый старт с симулятором ПЛИС Riviera-PRO. Часть 1 - Ввод проекта и моделирование

Двухдневный семинар "Использование приложений видения с KRIA" (день 1)

Хакатон YADRO SoC Design Challenge

MicroZed Chronicles: XADC, IIO и PetaLinux

GoWin анонсировал USB 2.0 PHY и IP для своих ПЛИС

Новинка: Ускоритель формата M.2 на базе Xilinx® Kintex® UltraScale+™ от BittWare

Запись вебинара "Введение в OpenCL и SDAccel"

Formal 101 - Независимость от данных и Non-Determinism

Virtex® UltraScale+™ с 16ГБ HBM памяти

Инструкции к сайту

Игра: Create FPGA Content

Среды разработки

Применение System Generator для моделирования HDL-блоков на примере системы автоматической регулировки усиления

ZYNQ HW: EBAZ4205: Часть 1 (Vivado 2020)

Видеоуроки

01 Minized: Материалы и тренинги

Продажа Xilinx Spartan-6 FPGA Industrial Ethernet Kit SPARTAN 6 LX150T DEVELOPMENT BOARD

Ищу сотрудников

YADRO_Разработчик FPGA (ПЛИС)

Ищу сотрудников

Требуется Инженер-разработчик (FPGA) для разработки нового продукта

Ищу сотрудников

Ищем Разработчиков С/Linux

ePN