Понимание стабильности рандомизации в SystemVerilog и UVM

Распространенной проблемой при накладывании ограничений на рандомизацию при моделировании является последующая возможность точного воспроизведения случайных воздействий для отлаживаемых объектов и запрета регрессионных тестов . Это особенно проблематично, когда исходный код нуждается в изменении, а сама проблема  известна как стабильность случайности (стабильность рандомизации, random stability) 

На этом вебинаре, мы объясним:

• Стабильность случайности в SystemVerilog и в UVM ( Универсальной методологии верификации)
• Подводные камни плохой генерации случайных чисел и посева (seed)
• Как обеспечить воспроизводимость результатов моделирования в нативном SystemVerilog и в UVM с помощью тщательного представления иерархического посева, ручного посева, стабильности потоков и стабильности объектов
• Какие именно изменения вы можете и не можете внести в код UVM, не нарушая генерацию случайных воздействий.

Примеры, написанные на языке IEEE Std 1800™ SystemVerilog и UVM 1.2, будут показаны на симуляторе Questa Advanced Simulator от Siemens.

Вебинар проведёт старший технический сотрудник Doulos Мэтью Тейлор.  Участие бесплатное.

Вебинар состоится 

Азия и Европа Среда, 03 ноября, 2021
Time: 10-11am (GMT) 11-12pm (CET) 3.30-4.30pm (IST)
Ссылка на регистрацию

Americas Среда, 03 ноября, 2021 
Time: 10-11am (PDT) 11-12pm (MDT) 12-1pm (CDT) 1-2pm (EDT)
Ссылка на регистрацию