Симулятор FPGA Riviera-PRO удобен своей универсальностью, независимостью от типа FPGA и высокой скоростью моделирования.

На вебинаре будет продемонстрировано, как в среде проектирования Aldec Riviera-PRO можно запускать RTL-моделирование и отладку, визуализировать формы сигналов моделирования, просматривать графическое представление компонентов UVM, объектов и соединений моделирования на уровне транзакций (TLM), а также использовать покрытие кода для анализа эффективности UVM-тестов для отработки различных частей RTL-кода.

На примере IP-ядра PCIe и верификационного IP будут продемонстрированы основные преимущества среды моделирования и отладки на основе UVM.

Регистрация:
https://www.aldec.com/en/company/events/1146
 
Категория: Вебинар | Просмотров: 67 | Добавил: Akulin | Теги: uvm, FPGA | Рейтинг: 0.0/0
Всего комментариев : 0
avatar