Каталог статей

Разделы сайта

Новости Статьи Доска объявлений

Телеграм чат Live

Выберите категорию

Разное [52]

Обзоры плат [7]

Xilinx [91]

Всё о работе с Xilinx

Intel/Altera [4]

Intel/Altera

Языки [16]

Lattice [0]

Lattice

Microchip/Microsemi [0]

Microchip/Microsemi

Отечественные [0]

Отечественные ПЛИС

FPGA-Systems Boards (FSB) [2]

Платы собственной разработки

GoWin [2]

Статьи по ПЛИС производителя GoWin

Полезные утилиты [1]

Различные сторонние фреймворки, упрощающие разработку на ПЛИС

Направление [11]

Объявления

Случайные статьи

Vivado tcl Xilinx конференция вебинар dsp вакансия работа москва AI lattice intel systemverilog microblaze PUF Intel FPGA CNN VHDL семинар FPGA Questa Simulink Synopsys zynq-7000 zynqhw Versal cdc MIPI sp701 verilog Altera обучение hls Zynq Minized тренинг ACAP arty воркшоп netlist ПЛИС Verification hdl zcu104 pynq efpga Ethernet agilex Achronix Alveo отладочные платы spartan-7 adam taylor aldec sta static timing analysis временянки статический временной анализ vitis spi #RTL ultra96 microchip polarfire gowin ии ML #Verilog silexica asic profpga microsemi risc-v Arm uvm Vitis AI Python нейронные сети #syntacore #RISC-V microzed MATLAB efinix Linux oneapi Ultrascale верификация Отладка машинное обучение soc Начинающим СТРИМ RTL #ASIC Git altera fpga цос Clock News Daily

Статистика

Онлайн всего: 2

Гостей: 1

Пользователей: 1

sergebalakshiy

Страницы : « 1 2 ... 14 15 16 17 »

dna_port, Vivado, Debug, ip integrator, Xilinx, DNA

Читаем ДНК ПЛИС (Часть 2)

Продолжение статьи "Читаем ДНК ПЛИС"

4866

В этой статье рассмотрен аппаратный блок DNA_PORT ПЛИС Xilinx, который хранит уникальный номер FPGA, способный помочь Вам защитить Ваши проекты от копирования и вести учёт версий и отдельных копий прошивки. Использованный демонстрационный проект собран с помощью IP Integrator, который, начиная с версии Vivado 2017.1, поддерживает схемотехническое соединение модулей, написанных на SystemVerilog, Verilog и VHDL. Приведены полное описание модуля DNA_PORT, пошаговая инструкция по сборке проекта, результаты его поведенческого моделирования и аппаратной проверки, выполненной с помощью Logic Analyzer.

9638

tcl, report_clock_networks, Vivado

Vivado reprorts => report_clock_networks

Рассматриваем и разбираем отчёты Vivado. Эта статья посвящена report_clock_networks

4751

Программирование загрузочной FLASH для запуска MicroBlaze

В этой статье описаны варианты создания загрузочного файла для FLASH выполняющего запуск MicroBlaze при включении питания.

10596

Vivado reprorts => report_clock_interaction

Рассматриваем и разбираем отчёты Vivado. Эта статья посвящена report_clock_interaction.

6009

Vivado reprorts => report_clocks

Рассматриваем и разбираем отчёты Vivado. Эта статья посвящена report_clocks.

3996

Разработка процессорной системы на базе софт-процессора MicroBlaze в среде Xilinx Vivado IDE/HLx. Часть 2.

В статье описаны основные этапы разработки процессорной системы на базе софт-процессора MicroBlaze в среде Xilinx Vivado. Будут рассмотрены только основные моменты и шаги, которые позволят Вам быстро собрать процессорную систему из ресурсов ПЛИС/FPGA, а также получить общее представление о ходе её построения и подключения периферии.

Продолжение.

13971

Страницы : « 1 2 ... 14 15 16 17 »

Чуть больше преимуществ для наших патронов на boosty

Разделы сайта

Телеграм чат Live

Выберите категорию

Объявления

Разработчик FPGA (ПЛИС) Senior

RTL designer

Разработаю проекты ПЛИС, напишу программы для микроконтроллеров, разработаю схемотехнику

FPGA программист

FPGA разработчик

Продам FMC-loopback, PCIe-loopback

Инженер разработчик топологии СнК

Инженер верификатор

разработчик ASIC

ПЛИС (FPGA) Верификатор

Случайные статьи

FPGA начального уровня :: Часть 3.1 :: Разработка PUF на HDL

Стратегии оптимизации HDL-кода и синтезатора нетлиста для FPGA

InnovateFPGA: как конъюнктура и следование ложным трендам угробили один из лучших конкурсов по разработке на ПЛИС

Реализация базовых компонентов ЦОС: КИХ фильтр

Создание пользовательского IP-ядра в Qsys/Platform Designer

Запуск симуляции IP-ядер фирмы GoWiN

ZYNQ SW: EBAZ4205: часть 4 (Vivado 2023)

Долой RTL описание регистров! (перевод)

Проведение тестирования проекта с помощью VUnit

Запускаем сервис бесплатной аренды отладочных плат с FPGA и не только с FPGA

Статистика

Статьи участников нашего сообщества

Последние статьи нашего сообщества

К формальной проверке

ZYNQ SW: EBAZ4205: часть 4 (Vivado 2023)

ZYNQ HW: EBAZ4205: часть 3 (Vivado 2023)

Найдено 9-ое число Дедекинда и, как вы наверное догадываетесь, не без помощи FPGA

Формальная верификация с SymbiYosys

Сага о светодиодах. Часть 4.

Запуск симуляции IP-ядер фирмы GoWiN

QuickSilicon: платформа с задачами на разработку RTL

FPGA openSource tools

Отслеживаем успехи верификации в Obsidian

Календарь актуальных событий и мероприятий

Вебинар (состоится )

Ускорение разработки на SoC и FPGA с помощью Vitis™ Model Composer и Vivado™ Design Suite

Мероприятия (состоится )

ПРЕДКОНФЕРЕНЦИИ РОССИЙСКОГО ФОРУМА МИКРОЭЛЕКТРОНИКА 2023

Вебинар (состоится )

GOWIN Semiconductor приглашает на вебинар по i3c .

Мероприятия (состоится )

Российский форум «Микроэлектроника» - межотраслевая площадка для общения специалистов в области разработки, поставки и применения ЭКБ и РЭС

Вебинар (состоится )

Двухдневный семинар "Использование приложений видения с KRIA" (день 2)

Вебинар (состоится )

Двухдневный семинар "Использование приложений видения с KRIA" (день 1)

Вебинар (состоится )

Начало работы с UVM

Вебинар (состоится )

Высокоуровневый синтез для исследования архитектуры аппаратного/программного обеспечения для инференса

Вебинар (состоится )

Путь в opensorce инструменты для FPGA

Вебинар (состоится )

Вебинар Understanding Versal

Объявления

Разработчик FPGA (ПЛИС) Senior

RTL designer

Разработаю проекты ПЛИС, напишу программы для микроконтроллеров, разработаю схемотехнику

FPGA программист

FPGA разработчик

Продам FMC-loopback, PCIe-loopback

Инженер разработчик топологии СнК

Инженер верификатор

разработчик ASIC

ПЛИС (FPGA) Верификатор