Обновление: MathWorks ускоряет верификацию FPGA /ASIC проектов благодаря поддержке UVM

Компания MathWorks объявила, что их продукт HDL Verifier начиная с версии 2019b поддерживает Universal Verification Methodology (UVM). Верификаторы  FPGA /ASIC проектов могут генерировать компоненты UVM и создавать тестовое окружение непосредственно в Simulink и затем использовать его в сторонних симулятора, поддерживающих UVM.

Подробнее