Ускорения отладки RTL для ПЛИС - 4 Декабря 2020 - FPGA-Systems

Ускорения отладки RTL для ПЛИС

вебинар, edadirect, RTL, верификация

Автор: KeisN13

Дата: 04.12.2020 12:29

Категория:Вебинар

364

0

Отладка проекта занимает значительную часть времени любого разработчика ПЛИС, и в этой области можно сделать многое  для повышения индивидуальной и командной производительности.

Понимание происходящего в проекте во многих случаях приводит к многочасовым простоям в попытке понять, что происходит внутри проекта, содержащего множество сложных компонентов RTL и  IP-блоков. Глобальное схематическое представление, предоставляемое из коробки со стандартными средами проектирования от различных  производителей ПЛИС, не особенно полезно. Прослеживание миллионов неразличимых связей очень сложно и отнимает много времени.

На этом вебинаре мы покажем вам, как быстро понять содержимое и функциональность проекта и  как легко проследить конкретные пути передачи данных.

Вебинар состоится 10 декабря в 10.30 am PST - 11.30 am PST

Подробности и ссылка на регистрацию

Всего комментариев : 0
avatar

Рекомендуем ознакомиться

Руководство

Руководство: Отладка софт-процессоров ARM Cortex-M1 и Cortex-M3 на FPGA

Подробнее

Статья: Конвейерное выполнение С/С++ в ПЛИС (часть 2 "Разворачивание циклов")

Подробнее

Вебинар

Вебинар: интеграция датчиков изображения с Spartan-7

Подробнее

Небольшой бесплатный курс по VHDL на Udemy

Подробнее

Заметка

LogicBone - отладачная FPGA плата в формфакторе BeagleBone

Подробнее

Последние статьи нашего сообщества

Познавательное

FPGA или микроконтроллер: что же выбрать?

Подробнее

Познавательное

Обзор научных работ, связанных с FPGA

Подробнее

Аналитика и обзоры

Пролог: Исследование Функциональной Верификации Исследовательской Группы Уилсона 2020 Года

Подробнее

High Level Synthesis

Основы AXI часть 7 - Подключение к PS с помощью AXI4-Lite и Vitis HLS

Подробнее

Xilinx Vivado

Vivado Quality of Result (Перевод статьи MicroZed Chronicles)

Подробнее

High Level Synthesis

Основы AXI часть 6 – Введение в AXI4-Lite в Vitis HLS (часть 1)

Подробнее

High Level Synthesis

Сможет ли HLS код побить HDL по производительности?

Подробнее

Vunit

Проведение тестирования проекта с помощью VUnit

Подробнее

Познавательное

Разработка на FPGA – Хорошая, плохая и отторгающая

Подробнее

Microblaze

Создание многопроцессорной системы в Vitis: Zynq + MicroBlaze

Подробнее
Все статьи

Календарь актуальных событий и мероприятий

Мероприятия (состоится 20-01-2021)

Intel FPGA Technology Day EMEA

Подробнее

Мероприятия (состоится )

QuickSilicon зимний хакатон

Подробнее

Вебинар (состоится 14-01-2021)

Microchip PolarFire® SoC FPGA - часть 4

Подробнее

Вебинар (состоится 22.01.2021)

Модельное проектирование ПЛИС и ASIC в контексте функциональной безопасности

Подробнее

Мероприятия (состоится 25.01-19.02 2021)

Школа FPGA/SoC для применения в атомной промышленности и связанной с ней приборостроении

Подробнее

Мероприятия (состоится )

Доступны материалы конференции Synopsys Verification Day 2020

Подробнее

Вебинар (состоится )

Глубокое обучение на FPGA

Подробнее

Вебинар (состоится )

Вебинар: Верификация с использованием OSVVM

Подробнее

Вебинар (состоится )

«Временные ограничения и анализ в Vivado» – совместный вебинар Макро Групп и PLC2, авторизованного тренинг-партнёра Xilinx

Подробнее

Вебинар (состоится 10.12.2020)

Ускорения отладки RTL для ПЛИС

Подробнее
Все предстоящие события

FPGA-Systems – это живое, постоянно обновляемое и растущее сообщество.
Хочешь быть в курсе всех новостей и актуальных событий в области?
Подпишись на рассылку