Увеличение продуктивности верификации RTL кода в Matlab и Simulink
23.03.2021 07:38
1372
0
0.0
Проверка RTL кода остается серьезной проблемой в FPGA и ASIC проектах. На этом вебинаре мы увидим, как инженеры с различными навыками могут использовать инструменты MATLAB / Simulink для повышения эффективности и сокращения времени верификации.
Начнем с того, что поговорим об основных причинах, влияющих на эффективность и увеличение временных затрат для верификации проекта. Затем мы увидим, как MATLAB и Simulink могут помочь сократить время верификации. После, мы покажем, как пользователи используют новые методы и инструменты для выполнения этапов верификации на ранней стадии разработки проекта.
Что вас ждет на вебинаре?
- Генерация компонентов SystemVerilog DPI
- Интеграция UVM
- Отладка путем косимуляции с использованием инструментов EDA
- Модельное управление тестами
- Генерация кода RTL
Вебинар состоится 25 марта 2021 в 10:00 CET
