Увеличение продуктивности верификации RTL кода в Matlab и Simulink - 23 Марта 2021 - FPGA-Systems

Конференция FPGA разработчиков - регистрация открыта

Увеличение продуктивности верификации RTL кода в Matlab и Simulink

FPGA, вебинар, MATLAB, Simulink

Автор: KeisN13

Дата: 23.03.2021 07:38

Категория:Вебинар

265

0

Проверка RTL кода остается серьезной проблемой в FPGA и ASIC проектах. На этом вебинаре мы увидим, как инженеры с различными навыками могут использовать инструменты MATLAB / Simulink для повышения эффективности и сокращения времени верификации.

Начнем с того, что поговорим об основных причинах, влияющих на эффективность и увеличение временных затрат для верификации проекта. Затем мы увидим, как MATLAB и Simulink могут помочь сократить время верификации. После, мы покажем, как  пользователи используют новые методы и инструменты для выполнения этапов верификации на ранней стадии разработки проекта.

Что вас ждет на вебинаре? 

  • Генерация компонентов SystemVerilog DPI
  • Интеграция UVM
  • Отладка путем косимуляции с использованием инструментов EDA
  • Модельное управление тестами
  • Генерация кода RTL

Вебинар состоится 25 марта 2021 в 10:00 CET

Ссылка на регистрацию

Всего комментариев : 0
avatar

Рекомендуем ознакомиться

Новый цикл статей в блоге Xilinx: AXI - часть 1 - Введение

Подробнее

Вебинар

Вебинар: Введение в пользовательские процессоры обработки изображений с использованием технологий Xilinx

Подробнее

Новостной дайджест событий проекта: Август 2019

Подробнее

Стрим: Спонтанный стрим в 22:15 и Non-Project mode в Xilinx Vivado

Подробнее

Последние статьи нашего сообщества

Познавательное

Что нового в VHDL 2019?

Подробнее

Познавательное

Введение в EDA Playground

Подробнее

Xilinx FPGA

ZYNQ HW: EBAZ4205: часть 2

Подробнее

Xilinx FPGA

ZYNQ HW: EBAZ4205: Часть 1

Подробнее

SystemVerilog

UVM тест таблицы sin/cos

Подробнее

Познавательное

FPGA или микроконтроллер: что же выбрать?

Подробнее

Познавательное

Обзор научных работ, связанных с FPGA

Подробнее

Аналитика и обзоры

Пролог: Исследование Функциональной Верификации Исследовательской Группы Уилсона 2020 Года

Подробнее

High Level Synthesis

Основы AXI часть 7 - Подключение к PS с помощью AXI4-Lite и Vitis HLS

Подробнее

Xilinx Vivado

Vivado Quality of Result (Перевод статьи MicroZed Chronicles)

Подробнее
Все статьи

Календарь актуальных событий и мероприятий

Мероприятия (состоится )

oneAPI Саммит 2021

Подробнее

Вебинар (состоится )

Ускорение процесса проектирования печатных плат с использованием ПЛИС

Подробнее

Вебинар (состоится 25-03-2021)

Увеличение продуктивности верификации RTL кода в Matlab и Simulink

Подробнее

Вебинар (состоится )

Вебинар по формальной верификации регистров ввода/вывода

Подробнее

Вебинар (состоится 13-04-2021)

Вебинар по работе с SystemC и MatchLib

Подробнее

Вебинар (состоится 23 и 25.03.2021)

Вебинар по использованию Intel OneAPI от компании Bittware

Подробнее

Вебинар (состоится )

Врываемся в FPGA с Basys3 - воркшоп в двух частях

Подробнее

Вебинар (состоится 25-02-2021)

Быстрый старт с симулятором ПЛИС Riviera-PRO. Часть 1 - Ввод проекта и моделирование

Подробнее

Вебинар (состоится 24-02-2021)

Вебинар PLC2: Машинное зрение в реальном времени с низким потреблением и системы с искусственным интеллектом

Подробнее

Вебинар (состоится 17-02-2021)

Воркшоп Libero SoC Flash-FPGA

Подробнее
Все предстоящие события

FPGA-Systems – это живое, постоянно обновляемое и растущее сообщество.
Хочешь быть в курсе всех новостей и актуальных событий в области?
Подпишись на рассылку