fpga-systems-magazine

Вебинар: Проверка пользовательских инструкций RISC-V с помощью UVM

KeisN13
15.09.2020 09:00
1037
0
0.0
Благодаря интеграции в Aldec Rivera-PRO утилиты Codasip’s Studio становится возможным верификация пользовательских инструкций процессора RISC-V.


В этой презентации мы покажем в Studio, как пользователи могут описать архитектуру RISC-V и добавить пользовательские инструкции с помощью языка высокого уровня CodAL, изменить конвейер, настроить генератор случайных команд, автоматически сгенерировать HDK, SDK, RTL-реализацию и эталонную модель C++ и среду UVM, запустить RTL-моделирование, настроить точки останова и отладку.

Затем мы покажем в Riviera-PRO, как пользователи могут запускать RTL-моделирование и отлаживать приложения и основную архитектуру, проверять формы сигналов моделирования, использовать UVM Graph & Toolbox для просмотра графического представления компонентов UVM, объектов и соединений моделирования уровня транзакций (TLM) между ними, давая пользователю общую перспективу архитектуры testbench и потока данных. Мы также покажем, как вы можете собирать и анализировать как функциональное покрытие, так и покрытие кода.

Вебинар состоится 17 сентября 2020 в 3:00 PM – 4:00 PM CEST
Ссылка на регистрацию
1037
0
0.0

Всего комментариев : 0
avatar

FPGA-Systems – это живое, постоянно обновляемое и растущее сообщество.
Хочешь быть в курсе всех новостей и актуальных событий в области?
Подпишись на рассылку

ePN