Повышение производительности разработки с Vivado и SystemVerilog - 13 Ноября 2020 - FPGA-Systems

Повышение производительности разработки с Vivado и SystemVerilog

Vivado, systemverilog, вебинар

Автор: KeisN13

Дата: 13.11.2020 12:37

Категория:

140

0

Несмотря на то, что SystemVerilog, наиболее широко используется для верификации, он также содержит много функций, непосредственно относящихся к синтезируемому подмножеству, которое можно перенести на FPGA. На этом вебинаре мы рассмотрим особенности синтеза RTL, написанного на SystemVerilog,  в пакете Xilinx® Vivado® Design Suite. Мы покажем, как языковые конструкции RTL в SystemVerilog оптимизируются для повышения производительности и надежности вашего проекта.

Мы начнем с основных принципов и стилей кодирования RTL в SystemVerilog, а затем сосредоточимся на особенностях языка, которые позволяют FPGA разработчикам  работать очень эффективно, избегая ошибок синтеза.

Программа вебинара:

  • Вступление
  • SystemVerilog в  Vivado
  • Модули, порты, параметры и иерархия
  • Тестовое окружение (тестбенчи)
  • Комбинационная и синхронная логика
  • Присваивания и процедуры
  • Управляющие конструкции и операторы
  • Аппаратно-ориентированные типы данных, включая пакеты
  • Интерфейсы и Модпорты

Вебинар состоится  18 ноября 2020

Время проведения: 10-11am (GMT) 11-12pm (CST) 3.30-4.30pm (IST)

Подробности и ссылка на регистрацию

Всего комментариев : 0
avatar

Последние статьи нашего сообщества

Познавательное

Обзор научных работ, связанных с FPGA

Подробнее

Аналитика и обзоры

Пролог: Исследование Функциональной Верификации Исследовательской Группы Уилсона 2020 Года

Подробнее

High Level Synthesis

Основы AXI часть 7 - Подключение к PS с помощью AXI4-Lite и Vitis HLS

Подробнее

Xilinx Vivado

Vivado Quality of Result (Перевод статьи MicroZed Chronicles)

Подробнее

High Level Synthesis

Основы AXI часть 6 – Введение в AXI4-Lite в Vitis HLS (часть 1)

Подробнее

High Level Synthesis

Сможет ли HLS код побить HDL по производительности?

Подробнее

Vunit

Проведение тестирования проекта с помощью VUnit

Подробнее

Познавательное

Разработка на FPGA – Хорошая, плохая и отторгающая

Подробнее

Microblaze

Создание многопроцессорной системы в Vitis: Zynq + MicroBlaze

Подробнее

Обзор

Китай, GOWIN, АО "Восток", ПЛИС - лучше меньше, да лучше!

Подробнее
Все статьи

Календарь актуальных событий и мероприятий

Вебинар (состоится 27.11.20)

Новые возможности VHDL2019

Подробнее

Мероприятия (состоится 20.11.20)

FPGA конференция и хакатон от Intel и Nokia

Подробнее

Мероприятия (состоится 12-13.11.2020)

Саммит разработчиков oneAPI 2020

Подробнее

Вебинар (состоится 01.12.20)

Вебинар: Accelerating Data Channels to 112 Gbps PAM4: A Case Study in Real-World FPGA Implementation

Подробнее

Вебинар (состоится 10.11.2020)

Реализация глубоких нейронных сетей на ПЛИС

Подробнее

Вебинар (состоится 16.11.2020)

Преодоление энергетических, габаритных и других конструктивных ограничений с помощью возможностей Плис

Подробнее

Вебинар (состоится 28.10.2020)

Написание структурированных тестбенчей на VHDL

Подробнее

Вебинар (состоится 17-19.11.2020)

Виртуальная конференция 'Функциональная безопасность'

Подробнее

Вебинар (состоится )

Вебинар: презентация HLS решений для ASIC/FPGA от компании Silexica

Подробнее

Вебинар (состоится 20.10.2020)

Вебинар: продукция компании GoWin

Подробнее
Все предстоящие события

FPGA-Systems – это живое, постоянно обновляемое и растущее сообщество.
Хочешь быть в курсе всех новостей и актуальных событий в области?
Подпишись на рассылку