Повышение производительности разработки с Vivado и SystemVerilog
Несмотря на то, что SystemVerilog, наиболее широко используется для верификации, он также содержит много функций, непосредственно относящихся к синтезируемому подмножеству, которое можно перенести на FPGA. На этом вебинаре мы рассмотрим особенности синтеза RTL, написанного на SystemVerilog, в пакете Xilinx® Vivado® Design Suite. Мы покажем, как языковые конструкции RTL в SystemVerilog оптимизируются для повышения производительности и надежности вашего проекта.
Мы начнем с основных принципов и стилей кодирования RTL в SystemVerilog, а затем сосредоточимся на особенностях языка, которые позволяют FPGA разработчикам работать очень эффективно, избегая ошибок синтеза.
Программа вебинара:
- Вступление
- SystemVerilog в Vivado
- Модули, порты, параметры и иерархия
- Тестовое окружение (тестбенчи)
- Комбинационная и синхронная логика
- Присваивания и процедуры
- Управляющие конструкции и операторы
- Аппаратно-ориентированные типы данных, включая пакеты
- Интерфейсы и Модпорты
Вебинар состоится 18 ноября 2020
Время проведения: 10-11am (GMT) 11-12pm (CST) 3.30-4.30pm (IST)
