Новостной дайджест событий проекта: Январь 2021 - 2 Февраля 2021 - FPGA-Systems

Новостной дайджест событий проекта: Январь 2021

Автор: KeisN13

Дата: 02.02.2021 13:06

Категория:

357

0

ПЛИСкульт привет,  FPGA  комьюнити. 

Мы продолжаем держать вас в курсе последних событий из мира программируемой логики и решили немного пересмотреть формат дайджеста. Мы добавили категории, чтобы было проще искать информацию. В этот выпуск мы добавили: вебинары, анонсы, статьи, стримы, вакансии и даже сделали pdf версию. Подробности по катом

Содержание:

 

Вебинары, семинары

  • Microchip PolarFire® SoC FPGA - часть 4 Microchip PolarFire® SoC FPGA - часть 4 :: Компания Microchip подготовила серию вебинаров о работе с PolarFire® SoC FPGA, которая имеет аппаратный RISC-V. В 4-ом вебинаре серии речь пойдет о работе с Hart Software Services (HSS) и как оно применяется при разработке на PolarFire. 
  • Повышение производительности систем на базе FPGA за счёт оптимизации архитектуры памяти Повышение производительности систем на базе FPGA за счёт оптимизации архитектуры памяти :: Компания MoSyS, предлагающая решения по внешней памяти, проводит вебинар, на котором вы узнаете как архитектура и организация памяти разрабатываемой системы на базе ПЛИС, , влияет на пропускную способность системы, производительность, затраты и время проектирования.
  • 424 бесплатных тренинга от Intel FPGA 424 бесплатных тренинга от Intel FPGA :: До второго квартала 2021 года вы можете воспользоваться бесплатными учебными курсами Intel® FPGA, доступными онлайн. В настоящее время в списке 424 тренинга, так что вы обязательно найдете что-то полезное .
  • Xilinx Versal ACAP - от ПЛИС к платформе Xilinx Versal ACAP - от ПЛИС к платформе :: С семейством Versal ACAP Xilinx вводит совершенно новую архитектуру, позволяющую эффективно использовать широкий спектр гетерогенных вычислительных ресурсов. Этот вебинар посвящен основным концепциям семейства и знакомит с вычислительными механизмами, APU (Arm A72) и RPU .
  • Intel FPGA Technology Day EMEA Intel FPGA Technology Day EMEA :: На  этом однодневном  мероприятии компания Intel расскажет об использовании ПЛИС в передовых технологиях и решениях  для индустрии 4.0.  Слушателей ожидает более 100 единиц контента, большинство из которых будет длиться по 20 минут. Все материалы будут доступны в течение 4-х недель после мероприятия
  • QuickSilicon зимний хакатон QuickSilicon зимний хакатон :: Зимний хакатон начался! Начните прямо сейчас и получите шанс выиграть интересные призы! 
  •   Многодневный семинар: Xilinx Adapt - Automotive Компания Xilinx проводит серию бесплатных многодневных семинаров под общим названием Xilinx.Adapt В третьем из 5-ти семинаров, который пройдёт с 12-14 января 2021, будут рассмотрены инновационные решения компании Xilinx в сегменте Automotive.

Анонсы

  • ИИ в дата-центре: использование возможностей ПЛИС ИИ в дата-центре: использование возможностей ПЛИС :: В последние несколько лет машинное обучение (ML) стало наиболее перспективным методом извлечения значимых паттернов из данных. Этот радикально новый тип ИТ-нагрузки создает гораздо более интеллектуальные программные системы, но создает серьезные проблемы для традиционной инфраструктуры центров обработки данных.
  • Gowin объявляет о доступности ПЛИС автомобильного класса Gowin объявляет о доступности ПЛИС автомобильного класса :: Стандарт AEC-Q100 существует уже более 20 лет, определяя квалификационные требования к надежности автомобильных интегральных схем. Чтобы получить сертификат, соответствующий требованиям AEC-Q100 Grade 2, производитель должен представить продукт, способный работать  в экстремальных условиях.
  • Компания Xilinx выпустила новый релиз Vitis AI за номером 1.3. Компания Xilinx выпустила новый релиз Vitis AI за номером 1.3. :: Среда разработки Vitis ™ AI - это продукт для реализации приложений искусственного интеллекта на аппаратных платформах Xilinx, как на оконечных устройствах, так и на ускорительных картах Alveo ™ .
  • Выпущен новый релиз симулятора ПЛИС Active-HDL 12.0! Выпущен новый релиз симулятора ПЛИС Active-HDL 12.0! :: Компания ALDEC выпустила новый релиз симулятора ПЛИС Active-HDL 12.0! Active-HDL 12.0 позволяет разработчикам ПЛИС в полной мере использовать многие функции последней версии VHDL и помогает повысить эффективность проверки проекта .

Новинки изделий на FPGA

  • Open-source + VHDL + IEEE 802.11 = bladeRF Open-source + VHDL + IEEE 802.11 = bladeRF :: bladeRF-wiphy - это программно-определяемый радиомодем с открытым исходным кодом совместимый с IEEE 802.11 и написанный на VHDL. Модем способен модулировать и демодулировать пакеты 802.11 (на основе протокола WiFi) и работать непосредственно с модулем bladeRF 2.0 micro xA9 .
  • Xyloni - Отладочная плата на ПЛИС Efinix Trion T8 Xyloni - Отладочная плата на ПЛИС Efinix Trion T8 :: Отладочная плата Xyloni построена на базе ПЛИС Efinix® T8, имеющей 81-шариковый корпус FBGA. ПЛИС T8 имеют программируемую логику и структуру маршрутизации, построенную на технологии Efinix® Quantum™. Устройства T8 также включают встроенные блоки памяти, блоки умножения (или блоки DSP), PLL и генератор.
  •   Xilinx выпустил две отладки на ACAP VERSAL Компания Xilinx представила две новых отладочных платы на ACAP семейства Versal: Versal AI Core VCK190 и Versal Prime VMK180. 

Статьи, заметки на буржуйском

  • Поднимаем OpenCL Поднимаем OpenCL :: В блоге Адама Тейлора похоже появляется новая ветка статей, которая будет связана с написанием OpenCL кода под различные целевые платформы. В частности, в первой статье Адам поднимает простой проект на OpenCL для ускорителя Alveo U50.
  • Разбираемся в типах программных лицензий. Заметка от Synopsys Разбираемся в типах программных лицензий. Заметка от Synopsys :: Зачастую разработчики в своей работе используют готовые библиотеки, фреймворки, находят интересные решения на github или stack overflow и внедряют в свой продукт. Стоит иметь в виду, что используемый код идет с соответствующей лицензией, упоминание о которой вы легко можете найти в крупных репозиториях на github.
  • VHDL Style Guide VHDL Style Guide :: VHDL Style Guide (VSG) предназначен для проверки и исправления VHDL исходников в соответствии с заданным стилем написания кода. VSG представляет собой набор библиотек, написанных на языке Python.  
  • Компьютерное зрение на платфомре ZYNQ Компьютерное зрение на платфомре ZYNQ :: Brian ChengHe Wu предоставил исходный код и видео-инструкцию к своему проекту по работе с Компьютерным Зрением на платформе ZYNQ. По завершению курса вы сможете разработать устройство похожее на Kinect от Microsoft или Intel RealSense .
  • Установка и работа с GHDL для верификации Установка и работа с GHDL для верификации :: В блоге Адама тейлора появилось небольшое руководство по началу работы с симулятором с открытым исходным кодом GHDL. Этот симулятор предназначен для верификации проектов, написанных на VHDL .

Статьи, заметки на русском

  • UVM тест таблицы sin/cos UVM тест таблицы sin/cos :: В данном руководстве описывается пример построения тестового окружения с использованием UVM для проверки компонента, описанного при помощи HDL .
  • FPGA или микроконтроллер: что же выбрать? FPGA или микроконтроллер: что же выбрать? :: Ох уж эти бесконечные холивары! Вот вам еще одна небольшая заметка  формата "за/против", но в разрезе программируемой логики и микроконтроллеров.
  • ZYNQ HW: EBAZ4205: Часть 1 ZYNQ HW: EBAZ4205:: Цель данного туториала - повторить создание проекта Hello World с выводом текстовой строки в последовательный интерфейс UART, но на плате EBAZ4205. Для этого нужно будет учесть аппаратные особенности этой платы. Так же, отличием этого туториала является использование Vitis вместо более раннего варианта SDK.
  • ZYNQ HW: EBAZ4205: Часть 1 ZYNQ HW: EBAZ4205: Часть 1 :: Цель данного туториала - повторить создание проекта Hello World с выводом текстовой строки в последовательный интерфейс UART, но на плате EBAZ4205. Для этого нужно будет учесть аппаратные особенности этой платы. Так же, отличием этого туториала является использование Vitis вместо более раннего варианта SDK. 
  •    Боремся с таймаутами при использовании USB 3.0 через контроллер FX3, возникающими при определенных условиях :: Итак, в блоке из предыдущих трёх статей, мы рассмотрели, как можно изменить идеологию, принятую в первой версии комплекса Redd, заменив двухпроходную прокачку потоковых данных (сначала в буферное динамическое ОЗУ, а уже затем – в PC через интерфейс USB 2.0) на однопроходную (сразу в PC через интерфейс USB 3.0).
  •    Прокачиваем скрипты симуляции HDL с помощью Python и PyTest :: Все делают это. Ну ладно, не все, но большинство. Пишут скрипты, чтобы симулировать свои проекты на Verilog, SystemVerilog и VHDL. Однако, написание и поддержка таких скриптов часто бывает довольно непроста для типично используемых Bash/Makefile/Tcl.
  •    Учимся работать с USB-устройством и испытываем систему, сделанную на базе контроллера FX3  :: В двух предыдущих статьях мы сделали USB 3.0 систему на базе контроллера FX3. Пришла пора научиться работать с нею из своих программ для PC. Ну, и попутно понять, насколько получившаяся система пригодна для практического применения
  • PAL, GAL и путешествие в цифровое ретро   PAL, GAL и путешествие в цифровое ретро :: Обзор того, что «выстрелило» и стало мэйнстримом.

Стримы

Вакансии

 

Есть чем поделиться для следующего дайджеста? Напишите в личку.

PDF версия дайджеста

 

Всего комментариев : 0
avatar

Рекомендуем ознакомиться

Руководство

Новое руководство по глубокому обучению с Xilinx DNNDK

Подробнее

Вебинар

Вебинар: Ускорение разработки систем ИИ с помощью Stratus HLS

Подробнее

О разработке на Плис в соответствии с DO254

Подробнее

Начинающим: Выложены материалы Сколковской школы цифрового дизайна

Подробнее

Тренинг: Разработка облачных приложений с Xilinx AI

Подробнее

Последние статьи нашего сообщества

Xilinx FPGA

ZYNQ HW: EBAZ4205: часть 2

Подробнее

Xilinx FPGA

ZYNQ HW: EBAZ4205: Часть 1

Подробнее

SystemVerilog

UVM тест таблицы sin/cos

Подробнее

Познавательное

FPGA или микроконтроллер: что же выбрать?

Подробнее

Познавательное

Обзор научных работ, связанных с FPGA

Подробнее

Аналитика и обзоры

Пролог: Исследование Функциональной Верификации Исследовательской Группы Уилсона 2020 Года

Подробнее

High Level Synthesis

Основы AXI часть 7 - Подключение к PS с помощью AXI4-Lite и Vitis HLS

Подробнее

Xilinx Vivado

Vivado Quality of Result (Перевод статьи MicroZed Chronicles)

Подробнее

High Level Synthesis

Основы AXI часть 6 – Введение в AXI4-Lite в Vitis HLS (часть 1)

Подробнее

High Level Synthesis

Сможет ли HLS код побить HDL по производительности?

Подробнее
Все статьи

Календарь актуальных событий и мероприятий

Вебинар (состоится 25-02-2021)

Быстрый старт с симулятором ПЛИС Riviera-PRO. Часть 1 - Ввод проекта и моделирование

Подробнее

Вебинар (состоится 24-02-2021)

Вебинар PLC2: Машинное зрение в реальном времени с низким потреблением и системы с искусственным интеллектом

Подробнее

Вебинар (состоится 17-02-2021)

Воркшоп Libero SoC Flash-FPGA

Подробнее

Вебинар (состоится )

Вебинар: все что нужно знать о массивах в SystemVerilog

Подробнее

Вебинар (состоится on-demand)

Три вебинара по Intel Agilex FPGA

Подробнее

Вебинар (состоится 03-02-2021)

Повышение производительности систем на базе FPGA за счёт оптимизации архитектуры памяти

Подробнее

Вебинар (состоится 29-01-2021)

Xilinx Versal ACAP - от ПЛИС к платформе

Подробнее

Мероприятия (состоится 20-01-2021)

Intel FPGA Technology Day EMEA

Подробнее

Мероприятия (состоится )

QuickSilicon зимний хакатон

Подробнее

Вебинар (состоится 14-01-2021)

Microchip PolarFire® SoC FPGA - часть 4

Подробнее
Все предстоящие события

FPGA-Systems – это живое, постоянно обновляемое и растущее сообщество.
Хочешь быть в курсе всех новостей и актуальных событий в области?
Подпишись на рассылку