Архив новостей из мира FPGA

LogicBone - отладачная FPGA плата в формфакторе BeagleBone

BeagleBone довольно популярные отладочные платы в мире одноплатных компьютеров. Разные варианты исполнения, такие как PocketBeagle, BeagleBone Black, BeagleBone Blue, BeagleBone AI объединяет использование процессоров от TI и большое комьюнити. Но как известно во все популярные форм-факторы энтузиасты пытаются засунуть ... Читать дальше »

217

0

Новинка: Ускоритель формата M.2 на базе Xilinx® Kintex® UltraScale+™ от BittWare

Компания BittWare (нынешний Molex) выпустила FPGA ускоритель формата M.2, выполненного на базе ПЛИС Xilinx® Kintex® UltraScale+™ - BittWare 250-M2D
 

Новинка: Новое семейство ПЛИС Trion Titanium от Efinix

Кто из Вас когда-нибудь слышал про Efinix и их ПЛИС семейства Trion? Предположу, что если вы не являетесь нашим постоянным читателем, то это маловероятно. Не успели мы напис ... Читать дальше »

299

2

Акция: Две отладки от Lattce MachXO3D Breakout Board & Development Board со скидкой 70%

В блоге компании Lattice появилась заметка о распродаже двух отладочных комплектов MachXO3D Breakout Board & Develo ... Читать дальше »

191

0

xilinx rate select

Руководство: Как динамически изменять скорость передачи данных в GTH/GTY трансиверах в ПЛИС Xilinx UltraScale/UltraScale+

В блоге компании Xilinx появилось руководство по динамическому изменению line-rate при передаче данных с помощью GTH/GTY трансиверов в ПЛИС семейств UltraScale/UltraScale+.

Причиной появления этой инструкции стало частое появление вопросов от разработчиков по динамическому изменению скорости передачи ... Читать дальше »

190

0

Вышел Vitis-AI v1.2

Несколько дней назад вышел новый релиз системы Vitis-AI. Версия 1.2.
Vitis-AI - система реализации нейросетей на ПЛИС Xilinx. 
Общее описание:  ... Читать дальше »

160

0

Последние статьи нашего сообщества

High Level Synthesis

Основы AXI часть 7 - Подключение к PS с помощью AXI4-Lite и Vitis HLS

Подробнее

Xilinx Vivado

Vivado Quality of Result (Перевод статьи MicroZed Chronicles)

Подробнее

High Level Synthesis

Основы AXI часть 6 – Введение в AXI4-Lite в Vitis HLS (часть 1)

Подробнее

High Level Synthesis

Сможет ли HLS код побить HDL по производительности?

Подробнее

Vunit

Проведение тестирования проекта с помощью VUnit

Подробнее

Познавательное

Разработка на FPGA – Хорошая, плохая и отторгающая

Подробнее

Microblaze

Создание многопроцессорной системы в Vitis: Zynq + MicroBlaze

Подробнее

Обзор

Китай, GOWIN, АО "Восток", ПЛИС - лучше меньше, да лучше!

Подробнее

Среды разработки

Создание пользовательского IP-ядра в Qsys/Platform Designer

Подробнее
Все статьи

Календарь актуальных событий и мероприятий

Вебинар (состоится 28.10.2020)

Написание структурированных тестбенчей на VHDL

Подробнее

Вебинар (состоится 17-19.11.2020)

Виртуальная конференция 'Функциональная безопасность'

Подробнее

Вебинар (состоится )

Вебинар: презентация HLS решений для ASIC/FPGA от компании Silexica

Подробнее

Вебинар (состоится 20.10.2020)

Вебинар: продукция компании GoWin

Подробнее

Вебинар (состоится )

Вебинар: Констрейнты и рекомендации по проектированию для FPGA от Synopsys

Подробнее

Вебинар (состоится )

Верификация IP-ядра PCIe в FPGA-симуляторе Riviera-PRO

Подробнее

Вебинар (состоится )

Вебинар: Введение в решения по машинному обучению от Gowin

Подробнее

Вебинар (состоится )

Вебинар: Построение систем видеообработки на ПЛИС Intel

Подробнее

Вебинар (состоится )

Онлайн конференция: CadenceCONNECT

Подробнее

Вебинар (состоится )

Вебинар: Презентация инструментов для верификации процессорных ядер на базе RISC-V

Подробнее
Все предстоящие события

FPGA-Systems – это живое, постоянно обновляемое и растущее сообщество.
Хочешь быть в курсе всех новостей и актуальных событий в области?
Подпишись на рассылку